(주)딥엑스

전문연구요원 (병역특례)

수시모집 (AI / HW 분야)

회사소개

모집부문 및 자격요건

담당업무 자격요건 인원

[담당 직무]

RTL 기반 HW IP 설계 엔지니어

(AI 하드웨어 프로세서 개발)























[담당 직무]

FPGA 플랫폼 엔지니어

(AI 하드웨어 프로세서 개발)




























​[담당 직무]

Design Verification 엔지니어

(IP and SoC Design Verification)






















​[담당 직무]

PCIe Digital 설계 엔지니어

(PCIe Digital 설계 및 응용)

























[담당 직무]

DDR DRAM Controller 설계 엔지니어

(DRAM Controller 관련 HW 설계)





















[담당 직무]

SoC ASIC 설계 엔지니어

(AI 하드웨어 프로세서 설계 및 개발 관련)
























[담당 직무]

High Level Synthesis (HLS) / 

C2RTL 기반 RTL 설계 엔지니어


[기본 요구 능력]

- Linux 환경에서 Verilog RTL 설계

- Simulation Model 및 Testbench 설계

- RTL Simulation 및 Verification

- C 기반 모델의 RTL IP 설계 및 IP 검증 가능자

- Language: Python/Perl, C/C++


[우대 조건]

- ARM based SoC 설계

- ARM(AHB, AXI) SoC Platform 및 주변 IP 설계

- High Speed Interface IP (PCIe, USB, SATA, DDR/LPDDR 등) 사용한 FPGA 및 ASIC 설계 경험

- 각종 EDA tool 경험자 (VCS/NC sim, Verdi, Design Compiler, PrimeTime, Formality, SpyGlass, 등)

- DC constraints 경험

- CDC 관련 RTL 설계 경험

- ASIC 양산 경험자

- 5년 이상 경력자

- FPGA prototyping 관련 경험자

- 인공신경망 및 딥러닝 관련 지식 보유자






[기본 요구 능력]

- Verilog-HDL 기반 RTL 설계

- Simulation Model 및 Testbench 설계

- RTL Simulation 및 Verification

- FPGA built in logic analyzer 사용 경험(Chip Scope/SignalTap) 　

- Language: Python/Perl, C/C++

- Vivado 또는 Synplify 또는 Quartus II 경험


[우대 조건]
- 각종 FPGA interface block 사용 경력자(LVDS, Single ended, DDR4 interface, PCIe, GTY/GTM 등)
- DSP slice/block 사용 경험　
- 대용량 FPGA 사용 경험.(Xilinx Virtex/Kintex, Altera: Stratix)
- ARM 기반 SoC 경력자.(AHB, AXI 관련 지식, SoC를 대용량 FPGA 포팅 가능자)
- FPGA와 연동하는 Daughter 보드 PCB 설계/개발 경력자
- 각종 센서 interface 경력자
- Firmware 개발, embedded Linux 포팅 및 SW 개발, Device Driver 개발 경력자
- Nios/MicroBlaze soft core 경력자
- Xilinx Zynq FPGA 사용 경력자
- 인공신경망 및 딥러닝 관련 지식 보유자





​[기본 요구 능력]
- System Verilog, UVM, C 를 이용한 IP 및 SoC Full chip 검증
- IP 및 SoC Full chip Test plan 작성 및 검증
- Coverage/constraint 등 Verification Methodology
- 스펙 기반의 verification attribute 와 coverage model 추출
- IP 및 SoC Design 기능을 디버깅
- Linux Shell, Tcl, Python, Perl 사용 원활
- Linux OS 기반 환경에서 개발 경험 및 능력
- C/C++ and object oriented programming 기반으로 기술된 알고리즘 이해와 설계 개발 경험 및 능력

​[우대 조건]
- ARM processor and debugger 경력
- ACE/AXI/AHB/APB Bus 경력
- ASIC Verification 경력
- 인공신경망 및 딥러닝 관련 지식 보유





​[기본 요구 능력]
- 전자/전기/컴퓨터공학 전공, 석사 이상
- PCIe Gen3/4 이용한 SoC 설계 및 검증 경력 (5년 이상)
- Verilog RTL 설계 및 검증 경력 (5년 이상)
- EDA tool (VCS/Xcelium sim, Verdi, Design Compiler) 사용 능력
- Linux OS 기반 환경에서 개발 경험 및 능력
- C/C++ and object oriented programming 기반으로 기술된 알고리즘 이해와 설계 개발 경험 및 능력

​[우대 조건]
- DMA Controller 설계 능력
- FPGA 프로토타입과 SoC Chip의 Validation 과 디버깅 경험
- 28/16/14/12nm 공정의 ASIC 또는 SoC 양산 경험
- Synopsys/Cadence/Faraday PHY IP 사용 경험
- PCIe IP Design Guide적용한 PKG 개발자와 협업 경험
- PCIe IP 적용된 PCB 설계에 대한 PI/SI 검토 및 문제 해결 경험
- 인공신경망 및 딥러닝 관련 지식 보유자




[기본 요구 능력]
- 전자/전기/컴퓨터공학 전공, 석사 이상
- DDR/LPDDR DRAM Controller 설계 및 검증 경력 (5년 이상)
- DRAM controller 와 PHY architecture 등을 포함한 고성능 Memory subsystem 개발 (5년 이상)
- RTL 및 Micro-architecture 정의 능력
- EDA tool (VCS/Xcelium sim, Verdi, Design Compiler) 사용 능력
- Linux OS 기반 환경에서 개발 경험 및 능력
- C/C++ and object oriented programming 기반으로 기술된 알고리즘 이해와 설계 개발 경험 및 능력

[우대 조건]
- FPGA 프로토타입과 SoC Chip의 Validation 과 디버깅 경험
- 28/16/14/12nm 공정 ASIC/SoC 양산 경험
- 인공신경망 및 딥러닝 관련 지식 보유자





[기본 요구 능력]
- Verilog/System Verilog 이용한 RTL 설계
- ARM Core, AMBA bus 및 interconnect 이용한 SoC 설계
- AXI Bus 등 AMBA 버스 아키텍처 및 IP의 버스 인터페이스 설계
- SoC Top integration 및 Verification
- EDA 툴 사용 (RTL simulation 및 Synthesis) 
- Linux, shell, tcl, python, perl 사용 원활
- Clock domain Crossing에 대한 깊은 이해와 관련 경험 

[우대 조건]
- RTL synthesis, STA, CDC check, Lint, formal verification, Back-End Design Support 경험
- 시스템 레벨 CDC free Clock Generation Unit (CGU), Reset Generation Unit (RGU) 설계 경험
- 풍부한 ECO (Engineering Change Order) 경험
- ASIC, SoC 또는 AP 양산 및 Chip Bring-Up 경험
- FPGA prototyping 관련 지원 경험
- PCIe, USB, LPDDR/DDR 4/5 Integration 경험
- 인공신경망 및 딥러닝 관련 지식 보유





[기본 요구 능력]
- 전자/전기/컴퓨터공학 전공, 석사 이상
- High Level Synthesis (HLS) 또는 C2RTL 기반 데이터 연산 처리 하드웨어의 RTL 설계   (5년 이상) 
- Verilog HDL 설계 능력 (5년 이상)
- IP 레벨 Architecture 모델링 및 Micro-architecture 정의 능력
- EDA tool (Stratus/Catapult/Synfora and VCS/Xcelium sim, Verdi, Design Compiler) 사용 능력
- Linux OS 기반 환경에서 개발 경험 및 능력
- C/C++ and object oriented programming 기반으로 기술된 알고리즘 이해와 설계 개발 경험 및 능력

[우대 조건]
- FPGA 기반 IP 프로토타입 및 Validation 과 디버깅 경험
- 개발한 IP의 Design Compiler 기반 합성 및 PPA 특성 분석 경험
- 인공신경망 및 딥러닝 관련 지식 보유자

 0 명

근무조건

  • 고용형태: 병역특례(전문연구요원, 전직가능)
  • 근무부서: (주)딥엑스 기업부설연구소 (판교테크노밸리)
  • 급여조건: 연봉 4000만원 ~ 1억원 이상

복리후생

  • 아침, 점심식사 및 저녁식사(야근시) 제공
  • 4대 보험 가입 및 격년 건강검진 지원
  • 경조금 & 경조휴가 지원
  • 설/추석 30만원 상여금 지급
  • 연구 관련 도서 신청
  • 본인 생일 20만원 상여금 지급 및 당일 조기 퇴근
  • 전직원 주식증여

전형단계 및 제출서류

  • 전형단계: 서류전형 > 면접진행 > 최종심사 > 최종합격
  • 추가 제출서류
    이력서에 연락처 (이메일, 전화번호) 기재
    제출한 서류는 일체 반환하지 않음
    이력서, 자기소개서 (경력사항 상세 기재)
    포트폴리오, 각종 프로젝트 참여 관련 자료 첨부 희망

접수방법

상시채용

  • 접수방법: 인크루트 채용시스템
  • 접수양식: 인크루트 이력서

기타 유의사항

  • 입사지원서 및 제출서류에 허위사실이 있을 경우 채용이 취소될 수 있습니다.

좋은 일 찾을 땐, 인크루트