[ä¿ëȸ»çÁ¤º¸]  

- ASIC, SOC ¼³°èÀü¹®È¸»ç (»ï¼ºÀüÀÚ SOC ¼³°èÆÄÆ®³Ê)
- ¸ÅÃâ : 120¾ï¿øÀÓÁ÷¿ø : 90¸í,  ä¿ë»çÀ¯: »ç¼¼È®Ãæ (ä¿ëÈ®´ë¸¦ À§ÇÑ 100¾ï¿ø´ë ÀÚ±ÝÈ®º¸»óÅÂ) 

   

[ä¿ëºÎ¹®]  SOC ¹ÝµµÃ¼ Design Verification ¿£Áö´Ï¾î (ÁÖÀÓ-¼ö¼®±Þ, ´Ù¼öä¿ë)

 - µðÀÚÀο¡ ´ëÇÑ Functional Test Plan ÀÛ¼º

 - µðÀÚÀο¡ ´ëÇÑ Constrained Random Verification Test Directed Test ÀÛ¼º

 - µðÀÚÀο¡ ´ëÇÑ °ËÁõ ȯ°æ ±¸Ãà

 - Functional Coverage / Code Coverage ¸ñÇ¥ ´Þ¼ºÀ» À§ÇÑ °ËÁõ ÀÛ¾÷

 - ´Ù¾çÇÑ µðÀÚÀΠLevel (IP / Sub-system / Soc Level) ÀÇ °ËÁõ ÀÛ¾÷


[Áö¿øÀÚ°Ý]

 - ´ëÁ¹ÀÌ»ó, 5~25³â °æ·ÂÀÚ 

 - SOC ¹ö½º ¾ÆÅ°ÅØÃÄ ¹× AXI/ACE ÇÁ·ÎÅäÄÝ¿¡ ´ëÇÑ ÀÌÇØ

 - UVM ±â¹Ý °ËÁõ ¹æ¹ý·Ð¿¡ ´ëÇÑ ÀÌÇØ ¹× °æÇè

 - RTL ³í¸®È¸·Î ¼³°è Áö½Ä (Verilog, SystemVerilog)

 - ¹®Á¦ÀÇ ¿øÀκм® ¹× µð¹ö±ë ´É·Â

 - °´Ã¼ÁöÇâ ÇÁ·Î±×·¡¹Ö(OOP)¿¡ ´ëÇÑ ÀÌÇØ

 - C, C++, Python, Perl, TCL µî »ç¿ë °¡´ÉÀÚ


[±Ù¹«Áö]  ¼­¿ï½Ã ¼ÛÆÄ±¸

[ÀüÇüÀýÀÚ] ¼­·ùÀüÇü-¸éÁ¢(ÇʱâTest)-ÃÖÁ¾ÇÕ°Ý

[±Ù¹«¿©°Ç] ¿¬ºÀ: »óÇâÁ¶Á¤ ¿øÄ¢, ÀÚ³àÇÐÀÚ±ÝÁö¿ø(´ëÇб³±îÁö), ½ºÅå¿É¼Ç Á¦°øµî

 

¹ÝµµÃ¼µð½ºÇ÷¹ÀÌÀü±âÀüÀÚ Àü¹®¼ºÀ» ¹ÙÅÁÀ¸·Î ÃÖÀûÀÇ °á°ú¸¦ ¸¸µé¾î µå¸³´Ï´Ù.   

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. (ÁÖ)ÇÇÇ÷¾ HRÄÁ¼³ÅÏÆ® ÀÌ¿µ±¸»ó¹« (»ï¼º¹ÝµµÃ¼¸Å±×³ªÄ¨¹ÝµµÃ¼ ÀÓ¿øÃâ½Å)

ÀüÈ­ ¿¬¶ôó :  ***-****-****

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