¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
- RTL Verification Engineer
- ÀüÀÚ/¹ÝµµÃ¼ °ü·Ã Çаú Çлç ÀÌ»ó  
- °æ·Â 3³â ~ 12³â 
- SoC µðÁöÅР¼³°è ȤÀº °ËÁõ °æÇè 
- ´Ù¾çÇÑ IP RTL ¼³°è ȤÀº °ËÁõ °æÇè 
- ARM CPU »ç¿ë °æÇè / CPU Architecture ÀÌÇØ 
- AMBA BUS (APB, AHB, AXI, ACE) protocol °æÇè 
- Verilog HDL, SystemVerilog »ç¿ë °æÇè 
- Perl, Python µîÀÇ script »ç¿ë °æÇè 
- C, C++ »ç¿ë °æÇè 
- UVM °ËÁõ °ü·Ã °æ·ÂÀÚ ¿ì´ë (Çʼö ¾Æ´Ô)

1 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    ±¹¹®À̷¼­

Á¢¼ö¹æ¹ý

ä¿ë½Ã

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ, À̸ÞÀÏ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.

00