"Video Technology Leader for Silicon HW IP"

Ĩ½º¾Ø¹Ìµð¾î´Â ¹ÝµµÃ¼ ¼³°èÀÚ»ê (Silicon IP) ±â¾÷À¸·Î, Video Codec IP¸¦ ¿¬±¸°³¹ßÇÏ´Â ºñµð¿À IP¿¡ ƯȭµÈ Àü¹®È¸»ç ÀÔ´Ï´Ù. ÃÖ±Ù¿¡´Â Global Top tier °í°´À» ¿¬´Þ¾Æ È®º¸ÇÏ¸ç ¶Ç ÇѹøÀÇ ¼ºÀåÀ» ÀÌ·ç¾ú½À´Ï´Ù. ±Ù·ÎÀÚ 80%°¡·®ÀÌ °³¹ßÀÚÀ̸ç, ±Ù¹«Çϱâ ÁÁÀº ȯ°æÀ» À§ÇØ ²÷ÀÓ¾øÀÌ °í¹ÎÇÕ´Ï´Ù.

[¹ÝµµÃ¼IP °³¹ß»ç] RTL Design/Verification Engineer

(ÁÖ)Ĩ½º¾Ø¹Ìµð¾î

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
• °³¹ßÁßÀÎ HW IP¿¡ ´ëÇÑ °ËÁõ ȯ°æ setup ¹× debugging
• ±â °³¹ßµÈ HW IPÀÇ ±â´É ¼³°è(RTL coding)¹× °ËÁõ(simulation and synthesis) ¹× À¯Áö º¸¼ö
• °³¹ß ¿Ï·áµÈ Product¿¡ ´ëÇÑ Customer Áö¿ø

[»ç¿ë±â¼ú]

Java JavaFPGA FPGAPython PythonPerl PerlC CLinux LinuxVerilog Verilog

[ÀÚ°Ý¿ä°Ç]

• ÀüÀÚ(°øÇÐ)°ú Ãâ½Å(Çлç or ¼®»ç)
• Verilog & C ±âº» Áö½Ä º¸À¯


[¿ì´ë»çÇ×]

• C/C++/Verilog HDL¿¡ ´ëÇÑ Áö½Ä º¸À¯
• Linux/Unix ȯ°æ¿¡ ´ëÇÑ Áö½Ä º¸À¯
• Python/Perl/JAVA/Shell Script¿¡ ´ëÇÑ Áö½Ä º¸À¯
• Video Codec¿¡ ´ëÇÑ Áö½Ä º¸À¯
• FPGA Development Environment °æÇè
• Fluent in English
0 ¸í

±Ù¹«Á¶°Ç

  • ±Ù¹«Áö : ¼­¿ï½Ã °­³²±¸ Å×Çì¶õ·Î 509(»ï¼ºµ¿,NCŸ¿ö) 7~8F

º¹¸®ÈÄ»ý

  • À¯¿¬±Ù¹« (Core Time¸¸ ¿î¿µ)
  • ¼±ÅÃÀû º¹¸®ÈÄ»ýºñ ¿¬ 300¸¸¿ø Áö±Þ
  • °Ç°­°ËÁø ¿¬ 60¸¸¿ø »ó´ç Á¦°ø
  • »ç³» µ¿È£È¸ºñ Áö¿ø
  • ¾îÇÐ ±³À°ºñ Áö¿ø µî

ä¿ëÀýÂ÷

  • ¼­·ùÀüÇü > ¿Â¶óÀÎ ½Ç±âTEST ¹× ±â¼ú ÀÎÅͺä > µ¿·á ÀÎÅͺä > ÃÖÁ¾ ÇÕ°Ý
  • ¡Ø »óȲ¿¡ µû¶ó ÀýÂ÷°¡ º¯µ¿µÉ ¼ö ÀÖ½À´Ï´Ù.

Á¢¼ö¹æ¹ý

»ó½Ãä¿ë

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­

±âŸ Áö¿ø À¯ÀÇ»çÇ×

  • 3°³¿ùÀÇ ¼ö½À±â°£À» ¿¹Á¤ÇÏ°í ÀÖ½À´Ï´Ù.(¼ö½À±â°£ µ¿ÀÏ ±Þ¿©/º¹¸®ÈÄ»ý Àû¿ë)

00