Design Verification/
   (System Verilog 및 UVM 경험 우대)
               - 반도체 대기업

모집부문 및 자격요건

모집부문 담당업무 자격요건 인원
Design Verification/(Verilog 및 UVM 우대)

[담당업무]

ㆍUVM(Universal Verification Methodolog
    y) 을 활용한 Digital IP 설계 검증
ㆍSystemVerilog 을 활용한 Assertion
   based Verification /Coverage Based
   Verification
ㆍDisplay Driver IC / Gate Driver IC / VR /
   TCON 제품군에 대한 설계 검증
ㆍReal Number Modeling 을 통한 AMS
   검증

[자격요건]

학력: 4년 학사 이상 전공: 전자/전기,기계 ㆍ경력: 학사 5년 이상, 석사 3년 이상

[우대사항]

System Verilog 및 UVM
   (Universal Verification Methodology) 사용 경험자
ㆍC 또는 Python Language 활용 우수자ㆍeDP , MIPI_DSI Protocol 업무 경험자ㆍ영어 능통자

[기타사항]

ㆍ채용구분: 정규직
ㆍ근무지: 서울 강남 본사

ㆍ연봉: 매우 흡족하게 협의/ 역량 우수하신 분만
ㆍ문의:  ***-****-**********@*******.***


0 명

근무조건

  • 고용형태: 정규직
  • 급여조건: 연봉 협의 후 결정

전형단계 및 제출서류

  • 전형단계: 서류전형 > 면접진행 > 최종심사 > 최종합격
  • 추가 제출서류
    이력서, 자기소개서

접수방법

2024-06-17 (월) 23시59분까지

  • 접수방법: 인크루트 채용시스템
  • 접수양식: 인크루트 이력서, 자사양식, 자유양식

기타 유의사항

  • 입사지원서 및 제출서류에 허위사실이 있을 경우 채용이 취소될 수 있습니다.