NPU와 SOC RTL 검증이 주 업무이며, SOC top, IPs and NPU top/cluster/unit의 function/performance 검증을 수행합니다. 전체 검증 flow에 대한 이해가 필요하고, architect/RTL designer들과 원활한 communication이 필요합니다. Design specification으로부터 corner case들을 도출해 내고, bug의 발견 및 root cause를 파악하며, 정해진 일정내에 높은 수준의 verification signoff를 달성합니다.


●  Verification planning and testbench architecturing
●  Write testplan from design specification
   - description of directed and constraint random tests
   - functional coverage
   - checkers and assertions
●  Implement UVM testbench and tests
   - test, env, virtual sequence/r, scoreboard, UVCs
   - testvectors
●  Verification signoff
   - coverage driven test
   - signoff checklist
●  DV infrastructure and methodology
   - automation
   - in house VIP
   - advanced verification methodology

- 3+ years’ experience in digital logic design verification.
- Deep knowledge of SystemVerilog and UVM.
- Experience developing UVM based test-benches
- Experience with complex designs and advanced debug skills ability
- Experience with verification tools such as simulators, waveform viewers, build/run automation,
   coverage collection and analysis
- Strong communication skills are a must, as the candidate will interface with a lot of different groups
   within the company.

- 총 보유경력 : 3년이상
- 학력/전공 : 학사이상

- experience in formal verification
- experience in design verification modeling(C++, SystemC)
- experience in serial/parallel protocols such as PCIe, UCIe, HBM and Ethernet

※ 본 공고는 상시 채용 공고로, 채용이 완료되면 별도 사전 고지 없이 조기 종료될 수 있으며 반대의 경우 연장 될 수도 있습니다.  

서류 검토 > 기술면접 (공고에 따라 코딩테스트 포함 가능) > 임원면접&인성검사 > 채용검진 > 처우협의