[µî·ÏÀÏ : 06,05] - ÀÎÄí¸£Æ® ¿Â¶óÀÎ Áö¿ø¼­´Â ¿¡·¯³³´Ï´Ù.
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A.SoC Ĩ °³¹ß °úÂ÷Àå±Þ 2¸í

• SoC Top Integration °³¹ß ¹× °ËÁõ

• Verilog, System Verilog HDL coding ¹× Simulation

• Cadence, Synopsys EDA tool (EQC, Spyglass, Design Compiler µî)

• SoC RTL ÇÕ¼º

• UPF, low power design, PrimeTime-PX °æÇè

• Peripheral IP °³¹ß ¹× °ËÁõ °æÇè

• Design Compiler scripting °³¹ß °æÇè

• FPGA °ËÁõ °æÇè

B.SoC µðÀÚÀÎ °ËÁõ °úÂ÷Àå±Þ 2¸í

• MTB ÇÁ·ÎÁ§Æ® ¼öÇàÀ» À§ÇÑ SoC ¼³°è/°ËÁõ ¾÷¹«

• FPGA¾÷¹«

• ARM Core ȤÀº RISC-V ±â¹ÝÀÇ SoC³»ÀÇ IP °³¹ß ¹× °ËÁõ °æÇè

• Verilog, System Verilog HDL coding ¹× Simulation °æÇè

• Cadence, Synopsys EDA tool (EQC, Spyglass, Design Compiler µî)

• Peripheral IP °³¹ß ¹× °ËÁõ °æÇè

• SoC µðÀÚÀÎ °æÇè

• FPGA °ËÁõ °æÇè

• UVM ±â¹Ý °ËÁõ °æÇè

• UPF, low power design °æÇè

°æ·Â : ~10³â ÀüÈÄ

±Ù¹«Áö : °­³²±¸ º»»ç



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-¶Ç´Â ÀüÈ­³ª À̸ÞÀÏ·Î ¿¬¶ôÁֽô ºÐ¿¡°Ô »ó´ãµå¸³´Ï´Ù.


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ÈÞ´ëÆù / email : / Çʼö±âÀç

* °æ·Â±â¼ú¼­ ÀÛ¼º½Ã, °æ·Â°ü·Ã °­Á¡ ¶Ç´Â Çٽɿª·®(3~4°¡Áö ¿ä¾à),

°æ·Âȸ»çº° ¼Ò°³ (ȸ»ç¼Ò°³, ¸ÅÃâ¾×, Àοø¼ö, ºÎ¼­¸í, Á÷±Þ µî),

°æ·Âȸ»çº° ÅðÁ÷ ¶Ç´Â ÀÌÁ÷(¿¹Á¤)»çÀ¯ µî Çʼö ±âÀç

Çٽɿª·®

»ó¼¼°æ·Â±â¼ú¼­ / ÀÚ±â¼Ò°³¼­


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"»ç¶÷°ú »ç¾÷À» °¡Ä¡ÀÖ°Ô ÇÏ´Â ±â¾÷!" Active HR!

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ÇÁ·Î¸ÅÄ¡ÄÚ¸®¾Æ ´ëÇ¥ ¼Û Âù ¿µ

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¼­¿ï½Ã °­³²±¸ Å×Çì¶õ·Î 333, ½Åµµº¥Ã³Å¸¿ö 10Ãþ

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