ä¿ëȸ»ç : ÀÚµ¿Â÷ ÀÚÀ²ÁÖÇà¿ë ¹× ¹°·ù·Îº¿¿ë ¶óÀÌ´Ù °³¹ß±â¾÷ 
ä¿ëÆ÷Áö¼Ç : FPGA ·ÎÁ÷ °³¹ß
ä¿ëÁ÷±Þ : »ç±Ô¿¡ µû¸§ 
¿¬ºÀ : Á¦ÇÑ ¾øÀ½  
±Ù¹«Áö : °æ±âµµ ¼º³²½Ã (ÆDZ³¿ª)

[´ã´ç¾÷¹«]
FPGA ·ÎÁ÷ °³¹ß
- ¶óÀÌ´Ù RTL ¼³°è ¹× FPGA °³¹ß
- RTL Simulation ¹× Verification
- FPGA ÇÁ·ÎÅä ŸÀÔ °³¹ß ¹× °ËÁõ
- ¶óÀÌ´Ù ¹°¸® °èÃþ ½ÅÈ£ ó¸® IP ¼³°è ¹× °ËÁõ

[ÀÚ°Ý¿ä°Ç]
 - 3~15³â °æ·Â 
 - °øÇÐ °è¿­(Àü±âÀüÀÚ, ÄÄÇ»ÅÍ, Á¤º¸Åë½Å) Çлç ÀÌ»ó (¼®¹Ú»ç ¿ì´ë)
 - Verilog-HDL ±â¹Ý RTL ¼³°è
 - Simulation Model ¹× Testbench ¼³°è
 - RTL Simulation ¹× Verification

[ÀüÇü¹æ¹ý]
- ¼­·ùÀüÇü : (ÇÕ°ÝÀÚ¿¡ ÇÑÇÏ¿© °³º° Å뺸)
- ¸éÁ¢ÀüÇü

[Á¦Ãâ¼­·ù ¹× ¹æ¹ý]
- MS WORD·Î ÀÛ¼ºµÈ °æ·ÂÁß½ÉÀÇ ±¹¹®À̷¼­(»ç¶÷ÀÎ µî Àâ»çÀÌÆ® À̷¼­ Á¦¿Ü)
- ******@*******.***·Î Á¦Ãâ¹Ù¶ø´Ï´Ù./žĿ¸®¾îÀλçÀÌÆ® ´ëÇ¥ ±èÅ°æ / ***-****-****
- À̷¼­´Â Áö¿øºÐ¾ß_À̸§À¸·Î ÀÛ¼º (¿¹:¸¶ÄÉÆÃ_È«±æµ¿)