[¹ÝµµÃ¼¼Ö·ç¼Ç°³¹ß±â¾÷] 

(ÁÖ)ÇÉÄ¿½ºÄÚ¸®¾Æ

FPGA / SOC ÇÁ·Î±×·¥ °³¹ß ¿£Áö´Ï¾î


¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø

Æß¿þ¾î

(FPGA / SOC ·ÎÁ÷¼³°è)

[´ã´ç¾÷¹«]

- Xilinx FPGA, SOC ·ÎÁ÷ ¼³°è & ÇÁ·Î±×·¡¹Ö
- Verilog / HDL ÄÚµù
- Xilinx IP¸¦ È°¿ëÇÑ ±â´É ±¸Çö
- ´Ù¾çÇÑ ¸ñÀûÀÇ Ä¿½ºÅÒ ·ÎÁ÷ ¼³°è
- µðÁöÅÐ µ¥ÀÌÅÍ


[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò

[ÀÚ°Ý¿ä°Ç / ¿ì´ë»çÇ× Æ÷ÇÔ]

- ´ëÁ¹ ÀÌ»ó(¼®»ç ¿ì´ë), °ü·ÃÀü°øÀÚ

- °æ·Â 1~15³â, ½ÅÀÔ Áö¿ø °¡´É
- Xilinx Intel FPGA & SOC 
À¯°æÇèÀÚ
- Xilinx Zyqn / MPSoC / Versal 
°æÇèÀÚ

- FPGA, SOC Á¦¾î ¸ñÀû¿¡ ÇÁ·Î±×·¡¹Ö ¾ð¾î È°¿ë C, Python.

- Vivado ¼ÒÇÁÆ®¿þ¾î È°¿ë °¡´ÉÀÚ

- Linux ºôµå °æÇè


[¿ì´ë»çÇ×]

Àü°ø°è¿­: °øÇа迭

0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Ù¹«ºÎ¼­: ¿¬±¸¼Ò
  • ÀαÙÁöÇÏö¿ª: ½ÅºÐ´ç¼± ÆDZ³
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, °æ·Â±â¼ú¼­ (MS¿öµåÆÄÀÏ)

Á¢¼ö¹æ¹ý

2024-08-05 (¸ñ) 23½Ã59ºÐ±îÁö

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ, À̸ÞÀÏ   ******@*******.*** 
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­, ÀÚÀ¯¾ç½Ä

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.

00