SoC DRAM ¼³°è Engineer/
        (System Verilog, UVM ¿ì´ë)
                - ¹ÝµµÃ¼ ´ë±â¾÷

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
SoC DRAM ¼³°è /(System Verilog, UVM ¿ì´ë)

[´ã´ç¾÷¹«]

¤ý DRAM IPÀÇ ¼³°è »ç¾ç °ËÅä
¤ýDRAM IP¸¦ SOC¿¡ ÅëÇÕ ¹× °ËÁõ
¤ýDRAM °ü·Ã °ËÁõ °èȹ ¼ö¸³ ¹× ½ÇÇà
¤ý½ÇÁ¦ Ĩ »ý»ê ¹× ¾ç»ê °úÁ¤¿¡¼­ ¹ß»ýÇÏ
   ´Â DRAM °ü·Ã ¹®Á¦ ÇØ°á
¤ýDRAM ¼º´É ÃÖÀûÈ­ ¹× ¾ÈÁ¤¼º È®º¸
¤ýÃֽŠDRAM ±â¼ú ¹× Æ®·»µå ÆÄ¾Ç ¹×
   Àû¿ë

[ÀÚ°Ý¿ä°Ç]

¤ýDRAM Controller / PHY ÀÇ Integration ¹× °ËÁõ °æÇè

¤ýDRAM ¼º´É ÃÖÀûÈ­ °æÇè

¤ýSOC ¼³°è ¹× ÅëÇÕ °æÇè

¤ý½ÇÁ¦ Ĩ ¾ç»ê °æÇè ¹× À̽´ ÇØ°á °æÇè



[¿ì´ë»çÇ×]

¤ýÀü±â/ÀüÀÚ°øÇÐ, ÄÄÇ»ÅÍ °øÇÐ ¶Ç´Â °ü·Ã ºÐ¾ßÀÇ
   Çлç ÀÌ»ó

¤ý½ÇÁ¦ Ĩ ¾ç»ê °æÇè ¹× À̽´ ÇØ°á °æÇè º¸À¯ÀÚ

¤ýSystem Verilog, UVM µîÀÇ °ËÁõ ¾ð¾î ¹× ¹æ¹ý·Ð¿¡
   ´ëÇÑ ÀÌÇØ

¤ýPrototyping(FPGA,Emulator)À» È°¿ëÇÑ °ËÁõ 

¤ýLPDDR4/4X/5/5X Controller ¹× DDR PHY °æÇèÀÚ

¤ýDDR IP ¹× DRAM °üÁ¡¿¡¼­ÀÇ System Performance
  Architecturing °æÇè



[±âŸ»çÇ×]

¤ýä¿ë±¸ºÐ: Á¤±ÔÁ÷

¤ý±Ù¹«Áö: ÆDZ³

¤ý¿¬ºÀ: ÈíÁ·ÇÏ°Ô ÇùÀÇ/ ¿ª·® ¿ì¼ö ÇϽźи¸

¤ý¹®ÀÇ:  ***-****-****/ ******@*******.***


0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­

Á¢¼ö¹æ¹ý

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­, ÀÚ»ç¾ç½Ä, ÀÚÀ¯¾ç½Ä

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.