SoC Design Engineer/
            (Verilog HDL °¡´ÉÀÚ)
               - ¹ÝµµÃ¼ ´ë±â¾÷

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
SoC Design
Engineer

[´ã´ç¾÷¹«]

¤ýȸ·ÎÀÇ ¼³°è(RTL Design)/ ASIC Design
   Engineer
¤ý¼³°èµÈ ȸ·ÎÀÇ ÇÕ¼º
¤ý¼³°èµÈ ȸ·ÎÀÇ ºÐ¼® (CDC, STA µî)
¤ýÅ×½ºÆ®¸¦ À§ÇÑ ¼³°è
    (DFT - Design For Testability)
¤ýÅ×½ºÆ® º¤ÅÍ »ý¼º
¤ýÀÌ¿Ü¿¡ °¢Á¾ Â÷·®¿ë ÀÀ¿ë ÇÁ·Î¼¼¼­
   ¼³°è¿¡ ÇÊ¿äÇÑ ½Ç¹«

[ÀÚ°Ý¿ä°Ç]

¤ýÇзÂ: 4³â Çлç ÀÌ»ó~

¤ýµðÁöÅÐ ½Ã½ºÅÛ¿¡ ´ëÇÑ ÀÌÇØ

¤ýVerilog HDL(Çʼö), èâ

   ±âŸ HDL(Hardware Description Language)´Â ¿É¼Ç

¤ýC ¾ð¾î °¡´ÉÀÚ
 (Embedded Processor ¿ë °£´ÜÇÑ ÄÚµå °³¹ß °¡´É ¼öÁØ)



[¿ì´ë»çÇ×]

¤ýPython µîÀÇ Script Language È°¿ë °¡´ÉÇϽŠºÐ

¤ýSystemVerilog, System-C µîÀÇ ¾ð¾î È°¿ë °¡´ÉÀÚ



[±âŸ»çÇ×]

¤ý°í¿ëÇüÅ : Á¤±ÔÁ÷

¤ý±Ù¹«Áö: ÆDZ³

¤ý¿¬ºÀ: ÈíÁ·ÇÏ°Ô ÇùÀÇ/ ¿ª·® ¿ì¼ö ÇϽźи¸

¤ý¹®ÀÇ: ***-****-****/ ******@*******.***


0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­

Á¢¼ö¹æ¹ý

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­, ÀÚ»ç¾ç½Ä, ÀÚÀ¯¾ç½Ä

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.