Verilog/System Verilog
                (±Ù¹«Áö:´ëÀü)/
             - ¹ÝµµÃ¼ ´ë±â¾÷

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
T-Con
Digital Design/
±Ù¹«Áö: ´ëÀü

[´ã´ç¾÷¹«]

¤ýDigital ȸ·Î ¼³°è
¤ýLCD, OLED ÆгΠ±¸µ¿°ü·Ã µðÁöÅÐ
   È¸·Î ¼³°è
¤ýMemory Interface/Controller
    (SRAM/DDR) ¼³°è
¤ýFPGA Implementation

[ÀÚ°Ý¿ä°Ç]

¤ýÇзÂ: 4³â Çлç ÀÌ»ó ¤ý°æ·Â: Çлç 3³â ÀÌ»ó, ¼®»ç 1³â ÀÌ»ó¤ýÀü°ø: ÀüÀÚ/Àü±â

[¿ì´ë»çÇ×]

¤ýT-Con Digital ȸ·Î ¼³°è °æÇèÀÚ¤ýScript language (python, tck tck , perl ) »ç¿ë °æÇèÀÚ¤ýFPGA °ËÁõ °æÇèÀÚ¤ýVerilog/System Verilog »ç¿ë ´É·Â ¿ì¼öÀÚ


[±âŸ»çÇ×]

¤ýä¿ë±¸ºÐ: Á¤±ÔÁ÷
¤ý±Ù¹«Áö: ´ëÀü À¯¼º±¸

¤ý¿¬ºÀ: ¸Å¿ì ÈíÁ·ÇÏ°Ô ÇùÀÇ/ ¿ª·® ¿ì¼öÇϽŠºÐ¸¸
¤ý¹®ÀÇ:  ***-****-**********@*******.***


0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ¿¬ºÀ ÇùÀÇ ÈÄ °áÁ¤

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­, ÀÚ±â¼Ò°³¼­

Á¢¼ö¹æ¹ý

2024-06-17 (¿ù) 23½Ã59ºÐ±îÁö

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­, ÀÚ»ç¾ç½Ä, ÀÚÀ¯¾ç½Ä

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.