¼³°è °ËÁõ ¹× °ËÁõȯ°æ ±¸Ãà ¿£Áö´Ï¾î ¸ðÁý
ä¿ëÁ¤º¸
ÀÚ°Ý¿ä°Ç ¤ýÇзÂ/Àü°ø : Çлç ÀÌ»ó ÀüÀÚ/ÄÄÇ»ÅÍ °øÇÐ Àü°øÀÚ ¹× °ü·Ã ºÐ¾ß
¤ý°æ·Â : 10³â ÀÌ»ó
¤ýÇÊ¿äÁö½Ä/½ºÅ³
- specification ¹®¼¸¦ ±â¹ÝÀ¸·Î ȤÀº verilog ÄÚµå ºÐ¼®À» ±â¹ÝÀ¸·Î °ËÁõȯ°æ ±¸Ãà °¡´ÉÀÚ
¤ý Çʼö¿ä°Ç
- Tool: verilog, system verilog
- Language: ¿µ¾î °¡´ÉÀÚ
±Ù¹«Áö¿ª (ÁÖ)³Ø½ºÆ®Ä¨
°æ±âµµ ¼º³²½Ã ºÐ´ç±¸ ´ë¿ÕÆDZ³·Î 660, À¯½ºÆäÀ̽º1 Aµ¿ 5Ãþ
´ã´ç¾÷¹« ¤ýTOP level / Block level / IP levelÀÇ °ËÁõ ȯ°æ ±¸Ãà
¿ì´ë¿ä°Ç ¤ýSVA(System Verilog Assertion) / UVM »ç¿ë °¡´ÉÀÚ
¤ýPerl, Python, Tcl »ç¿ë °¡´ÉÀÚ