ISP RTL 설계 엔지니어 모집

채용정보 자격요건 ㆍ학력 : 학사 이상 (경력) 혹은 석사 이상 (신입) ㆍ전공 : 전기/전자 및 관련 분야 ㆍ경력 : 3년 이상 ㆍ필요지식/스킬 - Peripherals/Interface 지식, 영상처리이해, 담당IP동작이해, 검증환경이해, HW구조설계 및 구현기술 ㆍ 필수요건 - Tool: VCS, Verdi, Design Compiler, Visual Studio, Matlab - Language: Verilog, HDL, C, Python 근무지역 (주)넥스트칩 경기도 성남시 분당구 대왕판교로 660, 유스페이스1 A동 5층 담당업무 ㆍ영상신호처리 알고리즘 개발 및 검증 (하기 업무 중 적합도에 따라 배치) - 영상신호처리 알고리즘 개발 - 영상 화질 개선 알고리즘 개발 - C 언어 알고리즘 설계 및 성능 평가 - Verilog HDL RTL IP 설계 - VCS/Verdi Simulation 검증 - Vivado FPGA implementation & verification - IP Synthesis (Design Compiler & PrimeTime) 우대요건 ㆍIP RTL 설계 경험자 ㆍ알고리즘 개발 경험자 ㆍ영상처리 경험자 우대 ㆍVerilog 스킬 보유