SoC RTL 설계 엔지니어 모집

채용정보 자격요건 ㆍ학력/전공 : 학사 이상/전기,전자 및 관련 분야 ㆍ경력기간 : 경력무관 ㆍ필요지식/스킬 - SoC시스템 이해, IP동작 이해, 검증환경 이해, HW구조설계 및 구현 기술, Bus protocol이해 ㆍ 필수요건 - Tool: VCS, Verdi, Design Compiler - Language: Verilog, HDL, C 근무지역 (주)넥스트칩 경기도 성남시 분당구 대왕판교로 660, 유스페이스1 A동 5층 담당업무 ㆍ SoC 설계 (IP 도입 검증 및 Integration) - Verilog HDL RTL 설계 - VCS/Verdi Simulation - Vivado FPGA implementation & verification ㆍ Top integration 및 synthesis - Verilog HDL RTL 설계 - Top constraints (SDC) 작성 - Design Compiler/PrimeTime Synthesis/STA 우대요건 ㆍSynthesis/STA 경험 보유자 ㆍSoC Top integration 경험 보유자 ㆍFull chip synthesis 및 STA 경험 보유자 ㆍSoC IP 도입 개발 및 검증 유경험자 ㆍIP RTL 설계 유경험자