[담당업무] Digital Chip 설계(ASIC, Verilog RTL)

[자격요건]

- Verilog RTL 설계 및 시뮬레이션 경력 필수
- Logic synthesis 경력 필수 (Design Compiler or Genus)
- Clock, reset scheme에 대한 이해 필수
- ASIC design flow의 이해 필수

[[우대조건]] : Analog mixed simulation 경력자 우대

[근무부서 및 직급/직책]

직급/직책: 과장, 차장

[자격요건]

경력사항: 경력(9년 이상 16년 이하)
학력사항: 대학교(4년)졸업 이상
직무기술: VERILOG, RTL, ASIC, simulation, LOGIC

[우대사항]

전공계열: 공학계열
외국어: 영어 회화가능,독해가능,작문가능