[±¤Çм¾¼­ AI Àü¹®±â¾÷] FPGA °³¹ßÀÚ

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
FPGA °³¹ßÀÚ


¢¹ ȸ»ç: ±¤Çм¾¼­ AI Àü¹®±â¾÷

¢¹ ±Ù¹«Áö: °æ±â

¢¹´ã´ç¾÷¹«
- VHDL, Verilog±â¹Ý RTL ¼³°è
- Simulation Model ¹× Testbench ¼³°è
- RTL Simulation ¹× Verification

¢¹ÀÚ°Ý¿ä°Ç 

- Àü±âÀüÀÚ/ÄÄÇ»ÅÍ °øÇÐÀü°ø °ü·ÃºÐ¾ß ´ëÁ¹ ÀÌ»ó 

- °æ·Â 5³â ÀÌ»ó 

- FPGA Built in logic analyzer »ç¿ë °æÇè (Chip Scope/Signal Tap) 

- DDR Memory, LVDS, MIPI Interface Block »ç¿ë °æÇè 

- Xilinx Zynq ±â¹Ý FPGA °³¹ß °æÇè ¿ì´ë(AXI »ç¿ë °æÇè) 

- ¹®Á¦ ºÐ¼® ¹× ÁÖµµÀûÀÎ ÇØ°á ´É·Â 

- µ¿·á¿Í ¿øÈ°ÇÑ ÀÇ»ç¼ÒÅë ´É·Â 


¢¹¿ì´ë»çÇ× - ÇÁ·ÎÁ§Æ®¸¦ ¾ÈÁ¤ÀûÀ¸·Î °èȹÇÏ°í ¼öÇàÇÏ´Â ´É·Â 


¢¹ »ó±â job opening¿¡ °ü½É ÀÖÀ¸½Å ºÐ²²¼­´Â ¾Æ·¡ ´ã´çÀÚ¿¡°Ô ¿¬¶ô¹Ù¶ø´Ï´Ù. 

- ±èÁ¾¹Î ÀÌ»ç (******@*******.*** / 070-7126-1950)


1 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷
  • ±Þ¿©Á¶°Ç: ȸ»ç³»±Ô

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • Ãß°¡ Á¦Ãâ¼­·ù
    À̷¼­¿¡ ¿¬¶ôó, Èñ¸Á¿¬ºÀ ±âÀç
    Á¦ÃâÇÑ ¼­·ù´Â ÀÏü ¹ÝȯÇÏÁö ¾ÊÀ½
    À̷¼­, ÀÚ±â¼Ò°³¼­
    ¼­·ùÀüÇü, ¸éÁ¢ÀüÇü

Á¢¼ö¹æ¹ý

2025-02-13 (¸ñ) 23½Ã59ºÐ±îÁö

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® ä¿ë½Ã½ºÅÛ, À̸ÞÀÏ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.

00