¹ÝµµÃ¼ ICĨ ASIC architecting & validation 3³âÀÌ»ó

¢Ã ȸ»ç¼Ò°³
100¸í ÀÌ»ó 20³â ÀÌ»ó ¸ð¹ÙÀÏ¿ë ¹ÝµµÃ¼¸Þ¸ð¸® ¼³°è Á¦Á¶ ÆǸűâ¾÷ 
¸ÅÃâ¾× 20% Áö¼Ó¼ºÀå / ¸ÅÃâ¾× 150% ±Þ¼ºÀå ±â¾÷
°æ±â ¼ö¿ø ¿µÅ뱸

¢Ã ä¿ëÁ¤º¸
1 ÀÚ°Ý¿ä°Ç
   ¤ýÇз :  ´ëÁ¹(4³âÁ¦) ÀÌ»ó (Àü±â¡¤ÀüÀÚ /¹ÝµµÃ¼ °øÇÐ Àü°øÀÚ)
   ¤ý°æ·Â :  °æ·Â 3³â ÀÌ»ó  ¶Ç´Â ¼®»ç ÀÌ»ó ÇÐÀ§º¸À¯ÀÚ
   ¤ýÁ÷±Þ : ¼±ÀÓ ~ Ã¥ÀÓ¿¬±¸¿ø

2. ´ã´ç¾÷¹«
   ¤ýSoC, ASIC ¼³°è & °ËÁõ  
    
3. Çʼö¿ä°Ç
   ¤ýHDL(Verilog, System Verilog) ±â¹Ý ¸ðµ¨¸µ ¹× °ËÁõ °æÇèÀÚ
   ¤ýTool : Cadence, Synopsys EDA tool
            (NCverilog, VCS, Modelsim µî) È°¿ë °¡´ÉÀÚ
 
4. ¿ì´ë»çÇ×
   ¤ýSoC, ASIC ¼³°è °æÇèÀÚ
   ¤ýHDL(Verilog, System-verilog) ±â¹Ý °ËÁõ ¸ðµ¨ Á¦ÀÛ °æÇèÀÚ
   ¤ýÇÕ¼º °¡´ÉÇÑ Digital ȸ·Î ¼³°è °æÇèÀÚ
   ¤ýDigital Synthesis & Place-and-Route Tool »ç¿ë °æÇèÀÚ
   ¤ý Python, tcl, C++ µî script Á¦ÀÛ ½ºÅ³ º¸À¯ÀÚ
   ¤ýÀü¹®¿¬±¸¿ä¿ø Áö¿øÀÚ(º´¿ªÆ¯·Ê)

5. ÁÖ¿ä¾÷¹«
   ¤ý ȸ·Î ±¸¼º ¹× ºÐ¼®À» ´ã´çÇÕ´Ï´Ù.
   ¤ý ½Ã½ºÅÛ ¼³°è ¹× Å×½ºÆ®¸¦ ¼öÇàÇÕ´Ï´Ù.
   ¤ý Á¦Ç° °³¹ß ¹× ÃÖÀûÈ­¸¦ Áö¿øÇÕ´Ï´Ù.
   ¤ý ±â¼ú µ¿Çâ Á¶»ç ¹× ºÐ¼®À» ´ã´çÇÕ´Ï´Ù.
   ¤ý ÇÁ·ÎÅäŸÀÔ Á¦ÀÛ ¹× °ËÁõÀ» ¼öÇàÇÕ´Ï´Ù.

¢Ã Á¢¼ö¹æ¹ý
1. À̷¼­(»çÁø÷ºÎ / ¿¬¶ôó ¹× Èñ¸Á ¿¬ºÀ±âÀç)
2. ÀÚ±â(°æ·Â)¼Ò°³¼­(±Ù¹«È¸»ç ¼Ò°³ ¹× ÁÖ¿ä °æ·Â¾÷¹« À§ÁÖ·Î ±âÀç)
3. °¡±ÞÀû MS-word ÀڷḦ ºÎŹµå¸³´Ï´Ù.
¡Ø ä¿ë¸¶°¨ÀÏÀÌ µû·Î ÀÖÁö´Â ¾ÊÀ¸¸ç ä¿ë½Ã ¸¶°¨ÀÎ °ü°è·Î ºü¸¥ Áö¿øÀ» ºÎŹµå¸³´Ï´Ù.

​¢Ã ´ã´çÀÚ
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