¾ÆÀÌĨ ÁÖ½Äȸ»ç´Â ºñ ¸Þ¸ð¸® ¹ÝµµÃ¼ ºÐ¾ß À̹ÌÁö ¼¾¼­Ä¨, ½º¸¶Æ® ÇコÄÉ¾î ½Ã½ºÅÛ °³¹ß ¹×
»ó¿ëÈ­ÇÏ°í ±× ¿Ü ICTºÐ¾ß ±â¼úÁ¦Ç° ¹× ¼­ºñ½º¸¦ Àü¹® ¼Ò½ÌÇÏ´Â ½ºÅ¸Æ®¾÷ ÀÔ´Ï´Ù.

¾ÆÀÌĨ(ÁÖ)

¸ðÁýºÎ¹® ¹× ÀÚ°Ý¿ä°Ç

¸ðÁýºÎ¹® ´ã´ç¾÷¹« ÀÚ°Ý¿ä°Ç Àοø
À̹ÌÁö¼¾¼­ ȸ·Î¼³°è

[´ã´ç¾÷¹«]

CIS (CMOS image sensor) circuit design

1. ¾Æ³¯·Î±× ȸ·Î¼³°è ¿£Áö´Ï¾î
  - ¾Æ³¯·Î±× ȸ·Î¼³°è ¹× ·¹À̾ƿô
  - CIS Æǵ¶ ȸ·Î¼³°è

2. Digital Circuit Design Engineer
  - timing generator ¼³°è
  - HDL, RTL¼³°è, ÇÕ¼º/PnR
  - I/O


[±Ù¹«ºÎ¼­ ¹× Á÷±Þ/Á÷Ã¥]

    ±Ù¹«ºÎ¼­: ±â¼ú°³¹ß¿¬±¸¼Ò

    Á÷±Þ/Á÷Ã¥: ¼±ÀÓ/Ã¥ÀÓ ¿¬±¸¿ø

[ÀÚ°Ý¿ä°Ç]

°æ·Â: °æ·Â 5³â¡è
ÇзÂ: ´ëÁ¹ ÀÌ»ó
Á÷¹«±â¼ú: VERILOG, FPGA, ȸ·Î¼³°è, CÇÁ·Î±×·¡¹Ö, Python

[¿ì´ë»çÇ×]

Àü°ø°è¿­: °øÇа迭(ÀüÀÚ, ¹ÝµµÃ¼)

±âŸ: ȸ·Î ¼³°è °æ·ÂÀÚ

        °øÁ¤ Àü¹ÝÀûÀÎ °æÇèÀÚ

        (IP ·¹À̾ƿô ¡æ Fab ¡æ °á°ú test ¡æ ºÐ¼®)

        ¼­·ù ÀÛ¼º ´ÉÅëÀÚ

0 ¸í

±Ù¹«Á¶°Ç

  • °í¿ëÇüÅÂ: Á¤±ÔÁ÷(¼ö½À±â°£3°³¿ù)
  • ±Ù¹«ºÎ¼­: ±â¼ú°³¹ß¿¬±¸¼Ò
  • ÀαÙÁöÇÏö¿ª: ¼­¿ï1È£¼± °¡»êµðÁöÅдÜÁö (11¹ø Ãⱸ¿¡¼­ 300mÀ̳»), ¼­¿ï7È£¼± °¡»êµðÁöÅдÜÁö (9¹ø Ãⱸ¿¡¼­ 400mÀ̳»)
  • ±Þ¿©Á¶°Ç: ÁÖ40½Ã°£, ¿¬ºÀ ÇùÀÇ

ÀüÇü´Ü°è ¹× Á¦Ãâ¼­·ù

  • ÀüÇü´Ü°è: ¼­·ùÀüÇü > ¸éÁ¢ÁøÇà > ÃÖÁ¾½É»ç > ÃÖÁ¾ÇÕ°Ý
  • ÃÖÁ¾ ÇÕ°Ý ÈÄ Ãß°¡ Á¦Ãâ¼­·ù
    ÃÖÁ¾ÇзÂÁõ¸í¼­ ¹× ¼ºÀûÁõ¸í¼­, °æ·ÂÁõ¸í¼­(¶Ç´Â °Ç°­º¸ÇèÀڰݵæ½ÇÈ®Àμ­ µî), µîº», ÅëÀå »çº», ½ÅºÐÁõ »çº», ÀÚ°ÝÁõ »çº» µî

Á¢¼ö¹æ¹ý

ä¿ë½Ã

  • Á¢¼ö¹æ¹ý: ÀÎÅ©·çÆ® Á¢¼ö, À̸ÞÀÏ
  • Á¢¼ö¾ç½Ä: ÀÎÅ©·çÆ® À̷¼­, ÀÚÀ¯¾ç½Ä

±âŸ À¯ÀÇ»çÇ×

  • ÀÔ»çÁö¿ø¼­ ¹× Á¦Ãâ¼­·ù¿¡ ÇãÀ§»ç½ÇÀÌ ÀÖÀ» °æ¿ì ä¿ëÀÌ Ãë¼ÒµÉ ¼ö ÀÖ½À´Ï´Ù.
  • Á¦ÃâÇÑ ¼­·ù´Â ÀÏÀý ¹ÝȯÇÏÁö ¾Ê½À´Ï´Ù.


00