DSP RTL 설계 엔지니어

채용정보 자격요건 ㆍ학력/전공 : 학사 이상/ 전기/전자/컴퓨터 및 관련 분야 ㆍ경력기간 : 8년이상 ㆍ필요지식/스킬 - RTL (Design / Verification) - FPGA (Verification) ㆍ 필수요건 - Tool: Verilog Compiler, Simulator(Synopsys VCS, Verdi), FPGA(Vivado), LINT/CDC - Language: Verilog HDL ㆍ 우대요건 - Tool: Design Compiler, Visual Studio, STA(PrimeTime) - Language: C / C++, Python 근무지역 (주)넥스트칩 경기도 성남시 분당구 대왕판교로 660, 유스페이스1 A동 5층 담당업무 ㆍVerilog HDL RTL 설계 - VCS/Verdi Simulation - Vivado FPGA Implementation & Verification ㆍASIC 설계 (경험자 우대) - IP Synthesis (Design Compiler & PrimeTime) ㆍ기능 안전 프로세스 문서 작성 및 검토 (ISO26262) 우대요건 ㆍRTL Top Integration 경험자 우대 ㆍFull chip synthesis 및 STA 경험자 우대 ㆍBackend Design 경험자 우대