ä¿ëȸ»ç : ÀÚµ¿Â÷ ÀÚÀ²ÁÖÇà¿ë ¹× ¹°·ù·Îº¿¿ë ¶óÀÌ´Ù °³¹ß±â¾÷ 
ä¿ëÆ÷Áö¼Ç : FPGA ·ÎÁ÷ °³¹ß
ä¿ëÁ÷±Þ : »ç±Ô¿¡ µû¸§ 
¿¬ºÀ : Á¦ÇÑ ¾øÀ½  
±Ù¹«Áö : °æ±âµµ ¼º³²½Ã (ÆÇ±³¿ª)

[´ã´ç¾÷¹«]
¶óÀÌ´Ù RTL ¼³°è ¹× FPGA °³¹ß

- ¶óÀÌ´Ù µðÁöÅÐ ½Ã½ºÅÛ ¿ä±¸»ç¾ç ±â¹Ý Ĩ ¼±Á¤ ¹×  Top Design (Xilinx Zynq) 

- ¶óÀÌ´Ù ¹°¸® °èÃþ ½ÅÈ£ ó¸® IP RTL ¼³°è ¹× °ËÁõ 

- AMBA ÇÁ·ÎÅäÄÝ ±â¹Ý ½Ã½ºÅÛ ¼³°è ¹× °ËÁõ 

- ¼³°è IP Simulation & Verification 

- FPGA ÇÁ·ÎÅäŸÀÔ °³¹ß ¹× °ËÁõ


[ÀÚ°Ý¿ä°Ç]
- 6~10³â °æ·Â 
- °øÇÐ °è¿­(Àü±âÀüÀÚ, ÄÄÇ»ÅÍ, Á¤º¸Åë½Å) Çлç ÀÌ»ó (¼®¹Ú»ç ¿ì´ë)

- Xilinx FPGA »ç¿ë °æÇè ¹× Xilinx Zynq ±â¹Ý ¼³°è °æ·ÂÀÚ  

- Verilog-HDL ±â¹Ý RTL ¼³°è °æ·ÂÀÚ 

- Fixed pts(°íÁ¤ ¼Ò¼öÁ¡) ¼³°è °æÇèÀÚ 

- FPGA ÇÁ·ÎÅäŸÀÔ °³¹ß ¹× °ËÁõ °æ·ÂÀÚ 


[ÀüÇü¹æ¹ý]
- ¼­·ùÀüÇü : (ÇÕ°ÝÀÚ¿¡ ÇÑÇÏ¿© °³º° Å뺸)
- ¸éÁ¢ÀüÇü

[Á¦Ãâ¼­·ù ¹× ¹æ¹ý]
- MS WORD·Î ÀÛ¼ºµÈ °æ·ÂÁß½ÉÀÇ ±¹¹®À̷¼­(»ç¶÷ÀÎ µî Àâ»çÀÌÆ® À̷¼­ Á¦¿Ü)
- ******@*******.***·Î Á¦Ãâ¹Ù¶ø´Ï´Ù./žĿ¸®¾îÀλçÀÌÆ® ±èŰæ / ***-****-****
- À̷¼­´Â Áö¿øºÐ¾ß_À̸§À¸·Î ÀÛ¼º (¿¹:pfga_È«±æµ¿)