Æ÷Áö¼Ç
O FPGA °æ·ÂÁ÷
ÁÖ¿ä ¾÷¹«
O HDL¸¦ ÀÌ¿ëÇÑ FPGA ³»ºÎ Logic °³¹ß ¹× °ËÁõ
ÀÚ°Ý
O SoC ½Ã½ºÅÛ ¹× AXI Protocol¿¡ ´ëÇÑ ÀÌÇØ
O CDC (Clock Domain Crossing)¿¡ ´ëÇÑ ÀÌÇØ
¿ì´ë
O Verilog HDL ¹× VHDLÀ» ÀÌ¿ëÇÑ FPGA Logic ±¸Çö ¹× ½Ã¹Ä·¹À̼Ç
O Xilinx ¹× Altera FPGA °³¹ß °æÇè
O SW °³¹ß ¾ð¾î¿¡ ´ëÇÑ ÀÌÇØ (C, C++)
°í¿ëÇüÅÂ
O Á¤±ÔÁ÷
Á÷±Þ
O ÇùÀÇ
ä¿ëÀοø
O ´Ù¼ö
±Ù¹«Áö
O ´ëÀü À¯¼º±¸
¸¶°¨ÀÏ
O ä¿ë½Ã