[Áß°ß ±â¾÷ / ÀÚµ¿È ¼Ö·ç¼Ç 1À§ ±â¾÷ /¸ÅÃâ 2,000¾ï ] ¿¬±¸¿ø / °³¹ßÀÚ
1. ä¿ë»ç : (ÁÖ) ¿ÀÅä´Ð½º / ¸ÅÃâ¾× 2,500¾ï
2. ±Ù¹«Áö : ¼¿ï °¼±¸ ¸¶°îÁö±¸ ¿ÀÅä´Ð½º R&D ¼¾ÅÍ
3. ä¿ë ÇüÅ : Á¤±ÔÁ÷
4. ó¿ì Á¶°Ç : ±âÁ¸ ¿¬ºÀ ÀÌ»ó
(°ü·Ã ¿µ»ó KBS ÃëÀç ) https://youtu.be/kC8NfpmGT0Y?si=_HY49wD0oq88V-Ei
Position : Æß¿þ¾î FPGA_Ä«¸Þ¶ó
- ½º¸¶Æ®Ä«¸Þ¶ó / ¹ÙÄÚµå ¸®´õ / 3D ¼¾¼ °³¹ß
- FPGA Image Signal Processing (ISP) ±¸Çö
- °í»ç¾ç FPGA VHDL / Verilog ¼³°è
[¿ì´ë »çÇ×]
- FPGA±â¹Ý ºñÀü ¾Ë°í¸®Áò Logic ¼³°è °æ·ÂÀÚ
- À̹ÌÁö ¼¾¼ ISP ¹× ÈÁú °³¼± ·ÎÁ÷ ¼³°è °æÇèÀÚ
- CXP, PCIe, SERDES µî °í¼Ó ÀÎÅÍÆäÀ̽º ¼³°è °æÇèÀÚ
- DDR, eMMC, uSD µî ¸Þ¸ð¸® I/F ¼³°è °æÇèÀÚ
- Verilog-HDL or VHDL ÄÚµù ´É¼÷ÀÚ
[±Ù¹« ÇüÅÂ] Á¤±ÔÁ÷
[ÀÚ°Ý Á¶°Ç ] ¼ºº°,³ªÀÌ,Àü°ø,°æ·Â ¿¬¼ö ¹«°ü
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¼¿ï °¼±¸ ¸¶°îÁö±¸ R&D ¼¾ÅÍ (ÀÚ»ç °Ç¹°·Î ÃâÅð±Ù ÁÖÂ÷ °¡´É)
[ó¿ì] ±âÁ¸ ¿¬ºÀ ÀÌ»ó
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-ÀÎÄí·çÆ® ¹× E-mail Á¢¼ö (ÀÚÀ¯ ¾ç½Ä)