SoC RTL 설계 엔지니어 모집

격요건 ㆍ학력/전공 : 학사 이상 / 전자·전기공학, 반도체설계 ㆍ경력기간 : 5년 ~ 10년 ㆍ필요지식/스킬 - RTL 설계/RTL 검증/Synthesis/STA ㆍ 필수요건 - Verilog 근무조건 ㆍ근무형태: 정규직 근무지역 (주)넥스트칩 경기도 성남시 분당구 대왕판교로 660, 유스페이스1 A동 5층 담당업무 지원자의 업무 경력에 따라 아래 업무 중 배정 검토 1. SoC 설계 (IP 도입 검증 및 Integration) - 도입 IP Spec. 분석 - Verilog HDL RTL 설계 - VCS/Verdi Simulation - Vivado FPGA implementation & verification 2. Top integration 및 synthesis - Verilog HDL RTL 설계 - Top constraints (SDC) 작성 - Power 구성 및 UPF 작성 - Design Compiler/PrimeTime (Synthesis/STA) 우대요건 ㆍSynthesis/STA 경험 보유자 ㆍSoC Top integration 경험 보유자 ㆍFull chip synthesis 및 STA 경험 보유자 ㆍSoC IP 도입 개발 및 검증 유경험자 ㆍIP RTL 설계 유경험자