RTL °ËÁõ ¿£Áö´Ï¾î ¸ðÁý
ÀÚ°Ý¿ä°Ç ¤ýÇзÂ/Àü°ø : Çлç ÀÌ»ó / ÀüÀÚ ¡¤ Àü±â°øÇÐ (¹ÝµµÃ¼ ¼³°è) ¤ý°æ·Â±â°£ : ½ÅÀÔ ~ °æ·Â 2³â ÀÌÇÏ ¤ýÇÊ¿äÁö½Ä/½ºÅ³ - Verilog / SystemVerilog / C ÄÚµù ¤ý Çʼö¿ä°Ç - ±âº» Verilog / SystemVerilog / C ÄÚµù °¡´ÉÀÚ ±Ù¹«Á¶°Ç ¤ý±Ù¹«ÇüÅÂ: Á¤±ÔÁ÷ ±Ù¹«Áö¿ª (ÁÖ)³Ø½ºÆ®Ä¨ °æ±âµµ ¼º³²½Ã ºÐ´ç±¸ ´ë¿ÕÆÇ±³·Î 660, À¯½ºÆäÀ̽º1 Aµ¿ 5Ãþ ´ã´ç¾÷¹« - Top level / Block level / IP levelÀÇ °ËÁõȯ°æ ±¸Ãà - UVM °ËÁõȯ°æ ±¸Ãà ¿ì´ë¿ä°Ç - UVM »ç¿ë °¡´ÉÀÚ - Python, Perl Script ¾ð¾î °¡´ÉÀÚ - Amba Protocol (AXI, APB µî) Áö½Ä º¸À¯ÀÚ - Image Processing Áö½Ä º¸À¯ÀÚ