[담당업무]

ㆍDigital 회로 설계 (ASIC/FPGA)

 - High Speed Interface 및 SerDes Digital 

IP 회로 설계 및 검증

 - Digital IP 설계 (DSC, FEC, HDCP 등)

ㆍFPGA 를 활용한 IP 설계 및 검증

 - FPGA IP (GTX, SerDes, FPLL 등 ) 활용한 고속 인터페이스 회로 설계

ㆍMCU Bus Architecutre 및 Peripheral IP 설계

[자격요건]

ㆍ학력: 국내외 석,박사ㆍ전공: 전자/전기ㆍ경력: 석사 2년 이상

[우대사항]

ㆍRTL 설계 경험 보유자 (Verilog, System Verilog 등)ㆍ인터페이스 표준 스펙 및 SerDes IP 설계 경험자  (예 : eDP, MIPI, Vx1, BoW, UCIe, PCIe)ㆍDisplay 관련 ASIC IC 경험자 (예 : T-Con, Mobile Driver IC, Source Driver IC, 화질IP)ㆍEthernet 설계 경험자(MAC, Link Layer, PHY Interface 등)ㆍHDCP/ DSC/ FEC 설계 경험자ㆍMCU Firmware 경험자ㆍGithub Copilot 활용 RTL 설계 경험자ㆍ영어 능통자

[기타사항]

ㆍ채용구분: 정규직
ㆍ근무지: 연구소(대전,대구)

ㆍ연봉: 흡족하게 협의/ 학력, 역량 우수하신 분만
ㆍ문의:  ***-****-****/ lhy@gracenpartners.com******@*******.***