[LX¼¼¹ÌÄÜ] 2026³â 2¿ù ¼®»ç ä¿ë¿¬°èÇü ÀÎÅÏ ¸ðÁý
Á¶Á÷ ¸ðÁýºÐ¾ß »ó¼¼ ³»¿ë Àü°ø ±Ù¹«Áö R&D Digital Design ¢º ´ã´ç ¾÷¹« - Digital ȸ·Î¼³°è (ASIC/FPGA) - High Speed Interface ¹× SerDes Digital IP ȸ·Î ¼³°è ¹× °ËÁõ (¿¹ : eDP, MIPI, Vx1, CEDSµî) - Digital IP ¼³°è (DSC, FEC, HDCP µî) - FPGA¸¦ Ȱ¿ëÇÑ IP ¼³°è ¹× °ËÁõ - FPGA IP (GTY, SerDes, FPLL µî) Ȱ¿ëÇÑ °í¼Ó ÀÎÅÍÆäÀ̽º ȸ·Î ¼³°è - MCU Bus Architecture ¹× Peripheral IP ¼³°è ¢º ±Ù¹«Áö ¹× ÁÖ°ÅÁö¿ø »çÇ× - ±Ù¹«Áö : ´ëÀüÄ·ÆÛ½º/´ë±¸Ä·ÆÛ½º ÅÃ1 ¡Ø ´ëÀüÄ·ÆÛ½º : ´ëÀü±¤¿ª½Ã À¯¼º±¸ Å×Å©³ë2·Î 222 LX¼¼¹ÌÄÜ ´ëÀüÄ·ÆÛ½º ¡Ø ´ë±¸Ä·ÆÛ½º* : ¹ü¾î¿ª Àα٠*´ë±¸Ä·ÆÛ½º´Â ¡¯27³â 1ºÐ±â ½Å¼³ ¿¹Á¤À̸ç, ±Ù¹«Áö ½Å¼³ ¿©ºÎ/Áö¿ª/½Ã±â µîÀº ȸ»ç °æ¿µ»ó »çÀ¯¿¡ µû¶ó º¯°æ/Ãë¼ÒµÉ ¼ö ÀÖÀ½. *´ë±¸Ä·ÆÛ½º ½Å¼³ Àü±îÁö ´ëÀüÄ·ÆÛ½º¿¡¼­ ÇѽÃÀûÀ¸·Î ±Ù¹«Çϸç, ´ë±¸Ä·ÆÛ½º ½Å¼³ Áï½Ã À̵¿ - ÁÖ°ÅÁö¿ø »çÇ× 1) Áö¿ø ³»¿ë : ÁÖ°ÅÁö¿øºñ ¿ù 35¸¸ ¿ø(ÃÖ´ë 24°³¿ù) Áö±Þ 2) Áö¿ø ´ë»ó : ¨ç ´ëÀüÄ·ÆÛ½º ÀÔ»ç ½ÅÀÔ»ç¿ø ¨è ´ë±¸Ä·ÆÛ½º ÀÔ»ç ½ÅÀÔ»ç¿øÀ¸·Î, ÇѽÃÀûÀ¸·Î ´ëÀüÄ·ÆÛ½º¿¡ ±Ù¹«ÇÏ´Â ÀÚ (´Ü, ´ë±¸Ä·ÆÛ½º ±Ù¹« ½Ã ÁÖ°ÅÁö¿øºñ ¹ÌÁö±Þ) ¡Ø ÇϱâÀÇ °æ¿ì ÁÖ°ÅÁö¿øºñ ¹ÌÁö±Þ ¨ç ÀÔ»ç Áö¿øÀÏ ±âÁØ º»ÀÎ ¹× ºÎ¸ð(±âÈ¥ÀÇ °æ¿ì ¹è¿ìÀÚ) Áֹεî·Ï»ó ÁÖ¼ÒÁö°¡ ´ëÀü/¼¼Á¾/ûÁÖÀÎ °æ¿ì ¨è ¿ù¼¼°¡ ¹ß»ýÇÏÁö ¾Ê´Â ÀÓ´ëÂ÷°è¾à(Àü¼¼)À» ü°áÇÑ °æ¿ì ¨é ÀÓÂ÷ÇÑ ÁÖÅÃÀ» Àü´ëÇÏ´Â °æ¿ì ¨ê ÀÓ´ëÂ÷ °è¾à ´ç»çÀÚ°¡ ¾Æ´Ï°Å³ª ´ç»çÀڷμ­ ±Ç¸®¸¦ »ó½ÇÇÏ´Â °æ¿ì ¨ë ȸ»ç°¡ ¾È³»ÇÑ ½Åû±âÇÑ ³» ÁÖ°ÅÁö¿øºñ¸¦ ½ÅûÇÏÁö ¾Ê´Â °æ¿ì