[LX¼¼¹ÌÄÜ] 2026³â 3¿ù °æ·Â»ç¿ø ä¿ë (2Â÷)
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(Á¤º¸º¸¾È±â»ç, CISSP, CISA µî)
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Timing Controller Verification ¡á Á÷¹«»ó¼¼
- Top integration / Top regression test ȯ°æ ±¸Ãà
- IP º° regression Å×½ºÆ® ȯ°æ ±¸Ãà
- FPGA / ZEBU °ËÁõ ¹× ÇÊ¿ä °ËÁõ IP °³¹ß
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- UVM, ZEBU, FPGA °ü·Ã °æÇè ¹× Áö½Ä º¸À¯
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Digital Design(DDR PHY/Controller) ¡á Á÷¹«»ó¼¼
[LPDDR 4/5 PHY / Controller °³¹ß]
- PHY: Digital PHY RTL ¼³°è, Timing Constraint ÀÛ¼º, Physical Implementation Guide ¹× Áö¿ø
- Controller: LPDDR4 memory controller ±â¹ÝÀ¸·Î LPDDR5 memory controller °³¹ß
- Timing Constraint ÀÛ¼º, Physical Implementation Guide ¹× Áö¿ø
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- DDR PHY, Controller ¼³°è ¹× ¾ç»ê °ü·Ã °æÇè ¹× Áö½Ä º¸À¯ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸
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Digital Design(CPU/MCU) ¡á Á÷¹«»ó¼¼
- T-Con °³¹ß °úÁ¦¿¡ µû¸¥ MCU Platform °³¹ß ¹× °ü·Ã Peri ¼³°è
- SoC °³¹ß ½Ã Target PPA ¸¸Á·À» À§ÇÑ Core¿Í Configuration ¼±Á¤
- RTL, SDC ¹× Power Intent ÀÛ¼º°ú °ËÁõ
- °¢Á¾ Benchmark¸¦ ÅëÇÑ ¼º´É Æò°¡
- Physical Implementation ´Ü°èº° °ËÁõ°ú multi-core power °ü¸®
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- (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó
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- SoC ¾ç»ê °³¹ß °æ·Â
- ARM CPU/MCU ±×¸®°í RISC-V °³¹ß °æÇèÀÚ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸
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Digital Design(AXI Bus) ¡á Á÷¹«»ó¼¼
- APB, AHB, AXI Master / Slave / Async bridge IP ¼³°è
- Bus rate control IP, Arbiter ¼³°è
- DDR°ú ¿¬°èÇÏ¿© Bus Æ©´×, ÃÖ´ë BWÈ®´ë
- ½Å±Ô LPDDR4/5¿¬°èÇÏ¿© Bus backbone ¼³°è
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- (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó
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- ARM CPU, Bus °ü·Ã °æÇè ¹× Áö½Ä º¸À¯ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸
¼¿ïƯº°½Ã °³²±¸
MCU Digital Design(Digital Architect) ¡á Á÷¹«»ó¼¼
[¼ÒºñÀÚ ¹× ÀÚµ¿Â÷ MCU¿ë µðÁöÅÐ IP/ÁýÀûȸ·Î ¼³°è ¹× °³¹ß]
- ½Ã½ºÅÛ ¾ÆÅ°ÅØÃ³, µðÁöÅÐ TOP, IP ¼³°è ¹× °ËÁõ, ÇÁ·ÐÆ®¿£µå
- CPU ÄÚ¾î(ARM Cortex-M ½Ã¸®Áî/RISC-V), ¹ö½º ¸Åƽ½º, ¸Þ¸ð¸® ÄÁÆ®·Ñ·¯(e-Ç÷¡½Ã), ÁÖº¯±â±â, CAN/LIN ÄÁÆ®·Ñ·¯, ¾Æ³¯·Î±× IP ó¸®(ADC/LDO)
- ¸ðÅÍ Á¦¾î ½Ã½ºÅÛ (BLDC, BDC)
- º¸¾È ½Ã½ºÅÛ (¾ÏÈ£ÈµÈ IP, Ű °ü¸®, º¸¾È ºÎÆÃ)
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- (Çлç Á¹¾÷ ±âÁØ) °æ·Â 10³â ÀÌ»ó
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- Safety IP Design for automotive MCU
- Functional Safety related verification and document development
- Understanding IC Layout
- Fluent in English conversation ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸
¼¿ïƯº°½Ã °³²±¸
Interface Digital Design(SerDes Architect(Link)) ¡á Á÷¹«»ó¼¼
[Digital ȸ·Î ¼³°è (ASIC / FPGA)]
- High Speed Interface ¹× SerDes Digital IP ȸ·Î ¼³°è ¹× °ËÁõ (¿¹ : eDP, MIPI, Vx1, CEDS µî)
- Digital IP ¼³°è (DSC, FEC, HDCP µî)
[FPGA¸¦ Ȱ¿ëÇÑ IP ¼³°è ¹× °ËÁõ]
- FPGA IP (GTY, SerDes, FPLL µî) Ȱ¿ëÇÑ °í¼Ó ÀÎÅÍÆäÀ̽º ȸ·Î ¼³°è
[MCU Bus Architecutre ¹× Peripheral IP ¼³°è]
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- ¼®»ç ÀÌ»ó
- (¼®»ç Á¹¾÷ ±âÁØ) °æ·Â 2³â ÀÌ»ó
¡á ¿ì´ë»çÇ×
- RTL ¼³°è °æÇè º¸À¯ÀÚ(Verilog, System Verilog µî)
- ÀÎÅÍÆäÀ̽º Ç¥ÁØ ½ºÆå ¹× SerDes IP ¼³°è °æÇèÀÚ (¿¹ : eDP, MIPI, Vx1, BoW, UCIe, PCIe)
- Display °ü·Ã ASIC IC °æÇèÀÚ (¿¹ : T-Con, Mobile Driver IC, Source Driver IC, ÈÁúIP)
- Ethernet ¼³°è °æÇèÀÚ(MAC, Link Layer, PHY Interface µî)
- HDCP / DSC / FEC ¼³°è °æÇèÀÚ
- MCU Firmware °æÇèÀÚ
- Github Copilot Ȱ¿ë RTL ¼³°è °æÇèÀÚ
- ¿µ¾î ´ÉÅëÀÚ
¡Ø ±Ù¹«Áö ´ë±¸ ¼±Åà ½Ã, ¾Æ·¡ ±âŸ»çÇ׿¡ ±Ù¹«Áö °ü·Ã »ó¼¼³»¿ë È®ÀÎ ÇÊ¿ä ÀüÀÚ/Àü±â ´ë±¸±¤¿ª½Ã
´ëÀü±¤¿ª½Ã À¯¼º±¸
Design Verification Design Verification ¡á Á÷¹«»ó¼¼
- UVM(Universal Verification Methodology) À» Ȱ¿ëÇÑ Digital IP ¼³°è °ËÁõ
- SystemVerilogÀ» Ȱ¿ëÇÑ Assertion based Verification / Coverage Based Verification
- Display Driver IC / Gate Driver IC / VR / TCON Á¦Çıº¿¡ ´ëÇÑ ¼³°è °ËÁõ
- Real Number ModelingÀ» ÅëÇÑ AMS °ËÁõ
- ScriptÀ» Ȱ¿ëÇÑ ¾÷¹« È¿À²¼º °È ¹× ÀÚµ¿È
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- (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó
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- System Verilog ¹× UVM(Universal Verification Methodology) »ç¿ë °æÇèÀÚ
- C ¶Ç´Â Python Language Ȱ¿ë ¿ì¼öÀÚ
- TOP Simulation Infra ±¸Ãà °æÇèÀÚ
- ¿µ¾î ´ÉÅëÀÚ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸
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¹æ¿¼Ö·ç¼Ç ǰÁú ¡á Á÷¹«»ó¼¼
- °³¹ß/¾ç»ê ǰÁú´ëÀÀ ´ã´ç
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- (Çлç Á¹¾÷ ±âÁØ)°æ·Â 4³â ÀÌ»ó
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- ÀÚµ¿Â÷ OEM or Tier 1°£ °í°´Ç°Áú ´ëÀÀ¾÷¹« °æ·Â
- IATF16949 ÀÎÁõ ¾÷¹« ´ëÀÀ °æ·Â
- PCB °øÁ¤±â¼ú ¹× ǰÁúº¸Áõ¾÷¹« ´ëÀÀ °æÇè
- ÀÚµ¿Â÷ ǰÁú½Ã½ºÅÛ¿¡ ´ëÇÑ ÀÌÇØ¸¦ °¡Áø ÀÚ À̰ø±âŸ °æ±âµµ ½ÃÈï½Ã