[LX¼¼¹ÌÄÜ] 2026³â 3¿ù °æ·Â»ç¿ø ä¿ë (2Â÷)
Á¶Á÷ ¸ðÁýºÐ¾ß »ó¼¼ ³»¿ë Àü°ø ±Ù¹«Áö »óǰ±âȹ »óǰ±âȹ ¡á Á÷¹«»ó¼¼ - ½Å±Ô Á¦Ç° Concept ¼ö¸³À» À§ÇÑ °í°´ ´ÏÁî ºÐ¼® ¹× Á¦Ç° ºÐ¼® - 3C ºÐ¼® (°í°´/°æÀï»ç/ÀÚ»ç) À» ÅëÇÑ PRM ¼ö¸³ - °í°´ ´ëÀÀÀ» À§ÇÑ ±â¼ú Promotion, RFQ ÀÛ¼º - Á¦Ç° °³¹ß ÁøÇàÀ» À§ÇÑ ¿ø°¡ ¹× »ç¾÷¼º ºÐ¼® ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 3³â ÀÌ»ó - ½Ã½ºÅÛ ¼³°è °æÇè ¶Ç´Â ºÐ¼® ¿ª·® º¸À¯ÀÚ ¡á ¿ì´ë»çÇ× - ¿µ¾î ´ÉÅëÀÚ ÀüÀÚ/Àü±â ¼­¿ïƯº°½Ã °­³²±¸ Á¤º¸º¸¾È Á¤º¸º¸¾È ¡á Á÷¹«»ó¼¼ - º¸¾È ¾ÆÅ°ÅØÃ³, ÀÎÇÁ¶ó ¼³°è ¹× Á¤Ã¥ ¼ö¸³ - ±â¼úº¸¾È ¿µ¿ª Àü¹Ý¿¡ ´ëÇÑ ¿î¿µ ¹× ¿ÜÁÖ ±â¹Ý º¸¾È ¼­ºñ½º °ü¸® (°üÁ¦, Ä§ÇØ´ëÀÀ, Æ÷·»½Ä, Ãë¾àÁ¡ Á¡°Ë µî) - ¿ÜÁÖ ±â¹Ý º¸¾È ¼Ö·ç¼Ç ¿î¿µ ü°è °ü¸® - °í°´»ç º¸¾È ¿ä±¸»çÇ× ´ëÀÀ - Á¤º¸º¸¾È Á¤Ã¥ ¹× ±âÁØ¿¡ µû¸¥ ³»ºÎ º¸¾È Á¡°Ë, Á¡°Ë °á°ú¿¡ ´ëÇÑ °³¼± »çÇ×À» °ü¸® ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ)°æ·Â 10³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - Á¤º¸º¸¾È °ü·Ã ÀÚ°ÝÁõ º¸À¯ÀÚ (Á¤º¸º¸¾È±â»ç, CISSP, CISA µî) - ¿µ¾î Ä¿¹Â´ÏÄÉÀÌ¼Ç °¡´ÉÀÚ Àü°ø ¹«°ü ¼­¿ïƯº°½Ã °­³²±¸ Timing Controller Verification ¡á Á÷¹«»ó¼¼ - Top integration / Top regression test ȯ°æ ±¸Ãà - IP º° regression Å×½ºÆ® ȯ°æ ±¸Ãà - FPGA / ZEBU °ËÁõ ¹× ÇÊ¿ä °ËÁõ IP °³¹ß ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - UVM, ZEBU, FPGA °ü·Ã °æÇè ¹× Áö½Ä º¸À¯ - ºñµð¿À ½Ã½ºÅÛ °³¹ß °ËÁõ °æÇè º¸À¯ Á¤º¸Åë½Å ÄÄÇ»ÅÍ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸ ¼­¿ïƯº°½Ã °­³²±¸ Digital Design(DDR PHY/Controller) ¡á Á÷¹«»ó¼¼ [LPDDR 4/5 PHY / Controller °³¹ß] - PHY: Digital PHY RTL ¼³°è, Timing Constraint ÀÛ¼º, Physical Implementation Guide ¹× Áö¿ø - Controller: LPDDR4 memory controller ±â¹ÝÀ¸·Î LPDDR5 memory controller °³¹ß - Timing Constraint ÀÛ¼º, Physical Implementation Guide ¹× Áö¿ø ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - DDR PHY, Controller ¼³°è ¹× ¾ç»ê °ü·Ã °æÇè ¹× Áö½Ä º¸À¯ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸ ¼­¿ïƯº°½Ã °­³²±¸ Digital Design(CPU/MCU) ¡á Á÷¹«»ó¼¼ - T-Con °³¹ß °úÁ¦¿¡ µû¸¥ MCU Platform °³¹ß ¹× °ü·Ã Peri ¼³°è - SoC °³¹ß ½Ã Target PPA ¸¸Á·À» À§ÇÑ Core¿Í Configuration ¼±Á¤ - RTL, SDC ¹× Power Intent ÀÛ¼º°ú °ËÁõ - °¢Á¾ Benchmark¸¦ ÅëÇÑ ¼º´É Æò°¡ - Physical Implementation ´Ü°èº° °ËÁõ°ú multi-core power °ü¸® ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - SoC ¾ç»ê °³¹ß °æ·Â - ARM CPU/MCU ±×¸®°í RISC-V °³¹ß °æÇèÀÚ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸ ¼­¿ïƯº°½Ã °­³²±¸ Digital Design(AXI Bus) ¡á Á÷¹«»ó¼¼ - APB, AHB, AXI Master / Slave / Async bridge IP ¼³°è - Bus rate control IP, Arbiter ¼³°è - DDR°ú ¿¬°èÇÏ¿© Bus Æ©´×, ÃÖ´ë BWÈ®´ë - ½Å±Ô LPDDR4/5¿¬°èÇÏ¿© Bus backbone ¼³°è ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - ARM CPU, Bus °ü·Ã °æÇè ¹× Áö½Ä º¸À¯ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸ ¼­¿ïƯº°½Ã °­³²±¸ MCU Digital Design(Digital Architect) ¡á Á÷¹«»ó¼¼ [¼ÒºñÀÚ ¹× ÀÚµ¿Â÷ MCU¿ë µðÁöÅÐ IP/ÁýÀûȸ·Î ¼³°è ¹× °³¹ß] - ½Ã½ºÅÛ ¾ÆÅ°ÅØÃ³, µðÁöÅÐ TOP, IP ¼³°è ¹× °ËÁõ, ÇÁ·ÐÆ®¿£µå - CPU ÄÚ¾î(ARM Cortex-M ½Ã¸®Áî/RISC-V), ¹ö½º ¸Åƽ½º, ¸Þ¸ð¸® ÄÁÆ®·Ñ·¯(e-Ç÷¡½Ã), ÁÖº¯±â±â, CAN/LIN ÄÁÆ®·Ñ·¯, ¾Æ³¯·Î±× IP ó¸®(ADC/LDO) - ¸ðÅÍ Á¦¾î ½Ã½ºÅÛ (BLDC, BDC) - º¸¾È ½Ã½ºÅÛ (¾ÏȣȭµÈ IP, Ű °ü¸®, º¸¾È ºÎÆÃ) ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 10³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - Safety IP Design for automotive MCU - Functional Safety related verification and document development - Understanding IC Layout - Fluent in English conversation ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸ ¼­¿ïƯº°½Ã °­³²±¸ Interface Digital Design(SerDes Architect(Link)) ¡á Á÷¹«»ó¼¼ [Digital ȸ·Î ¼³°è (ASIC / FPGA)] - High Speed Interface ¹× SerDes Digital IP ȸ·Î ¼³°è ¹× °ËÁõ (¿¹ : eDP, MIPI, Vx1, CEDS µî) - Digital IP ¼³°è (DSC, FEC, HDCP µî) [FPGA¸¦ Ȱ¿ëÇÑ IP ¼³°è ¹× °ËÁõ] - FPGA IP (GTY, SerDes, FPLL µî) Ȱ¿ëÇÑ °í¼Ó ÀÎÅÍÆäÀ̽º ȸ·Î ¼³°è [MCU Bus Architecutre ¹× Peripheral IP ¼³°è] ¡á Çʼö»çÇ× - ¼®»ç ÀÌ»ó - (¼®»ç Á¹¾÷ ±âÁØ) °æ·Â 2³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - RTL ¼³°è °æÇè º¸À¯ÀÚ(Verilog, System Verilog µî) - ÀÎÅÍÆäÀ̽º Ç¥ÁØ ½ºÆå ¹× SerDes IP ¼³°è °æÇèÀÚ (¿¹ : eDP, MIPI, Vx1, BoW, UCIe, PCIe) - Display °ü·Ã ASIC IC °æÇèÀÚ (¿¹ : T-Con, Mobile Driver IC, Source Driver IC, È­ÁúIP) - Ethernet ¼³°è °æÇèÀÚ(MAC, Link Layer, PHY Interface µî) - HDCP / DSC / FEC ¼³°è °æÇèÀÚ - MCU Firmware °æÇèÀÚ - Github Copilot Ȱ¿ë RTL ¼³°è °æÇèÀÚ - ¿µ¾î ´ÉÅëÀÚ ¡Ø ±Ù¹«Áö ´ë±¸ ¼±Åà ½Ã, ¾Æ·¡ ±âŸ»çÇ׿¡ ±Ù¹«Áö °ü·Ã »ó¼¼³»¿ë È®ÀÎ ÇÊ¿ä ÀüÀÚ/Àü±â ´ë±¸±¤¿ª½Ã ´ëÀü±¤¿ª½Ã À¯¼º±¸ Design Verification Design Verification ¡á Á÷¹«»ó¼¼ - UVM(Universal Verification Methodology) À» Ȱ¿ëÇÑ Digital IP ¼³°è °ËÁõ - SystemVerilogÀ» Ȱ¿ëÇÑ Assertion based Verification / Coverage Based Verification - Display Driver IC / Gate Driver IC / VR / TCON Á¦Çıº¿¡ ´ëÇÑ ¼³°è °ËÁõ - Real Number ModelingÀ» ÅëÇÑ AMS °ËÁõ - ScriptÀ» Ȱ¿ëÇÑ ¾÷¹« È¿À²¼º °­È­ ¹× ÀÚµ¿È­ ¡á Çʼö»çÇ× - (Çлç Á¹¾÷ ±âÁØ) °æ·Â 4³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - System Verilog ¹× UVM(Universal Verification Methodology) »ç¿ë °æÇèÀÚ - C ¶Ç´Â Python Language Ȱ¿ë ¿ì¼öÀÚ - TOP Simulation Infra ±¸Ãà °æÇèÀÚ - ¿µ¾î ´ÉÅëÀÚ ÀüÀÚ/Àü±â ´ëÀü±¤¿ª½Ã À¯¼º±¸ ¼­¿ïƯº°½Ã °­³²±¸ ¹æ¿­¼Ö·ç¼Ç ǰÁú ¡á Á÷¹«»ó¼¼ - °³¹ß/¾ç»ê ǰÁú´ëÀÀ ´ã´ç ¡á Çʼö»çÇ× - ¿µ¾îȸȭ ´ÉÅëÀÚ - (Çлç Á¹¾÷ ±âÁØ)°æ·Â 4³â ÀÌ»ó ¡á ¿ì´ë»çÇ× - ÀÚµ¿Â÷ OEM or Tier 1°£ °í°´Ç°Áú ´ëÀÀ¾÷¹« °æ·Â - IATF16949 ÀÎÁõ ¾÷¹« ´ëÀÀ °æ·Â - PCB °øÁ¤±â¼ú ¹× ǰÁúº¸Áõ¾÷¹« ´ëÀÀ °æÇè - ÀÚµ¿Â÷ ǰÁú½Ã½ºÅÛ¿¡ ´ëÇÑ ÀÌÇØ¸¦ °¡Áø ÀÚ À̰ø±âŸ °æ±âµµ ½ÃÈï½Ã