Serdes Architect

(Link)/

(석,박사)/

대전,대구 연구소

[담당업무]

ㆍDigital 회로 설계 (ASIC / FPGA)

ㆍFPGA를 활용한 IP 설계 및 검증

ㆍMCU Bus Architecture 및 

 Peripheral IP 설계

[자격요건]

ㆍ학력: 국내외 석,박사ㆍ전공: 전자/전기ㆍ경력: 석사 기준 2년 이상

[우대사항]

ㆍ(Verilog, System Verilog 등) RTL 설계 경험자ㆍ인터페이스 표준 스펙 및 SerDes IP 설계 경험자ㆍDisplay 관련 ASIC IC 경험자 (T-Con, Mobile Driver IC, SourceDriver IC, 화질IP 등)ㆍEthernet 설계 경험자 (MAC, Link Layer, PHY Interface 등)ㆍHDCP / DSC / FEC 설계 경험자ㆍMCU Firmware 경험자ㆍGit hub Copilot 활용 RTL 설계 경험자ㆍ영어 능통자

[기타사항]

ㆍ채용구분: 정규직
ㆍ근무지: 연구소(대전,대구)

ㆍ연봉: 흡족하게 협의/ 학력, 역량 우수하신 분만
ㆍ문의:  ***-****-****/ lhy@gracenpartners.com******@*******.***