¤± Design Verification°æ·Â»ç¿ø ¸ðÁý ¤±

 


* ÀÚ°Ý¿ä°Ç
1) ´ëÁ¹ ÀÌ»óÀ¸·Î Àü±â/ÀüÀÚ°øÇÐ µî À¯»çÇаú Àü°øÇϰí, Design Verification¾÷¹«·Î Çлç´Â 2³â ÀÌ»ó °æ·Â ÀÖÀ¸½Å ºÐ

2) ¾Æ·¡ ºÎ¿©¾÷¹« ¼öÇà °æÇè ÀÖÀ¸½Å ºÐ

3) System Verilog ¹× UVM(Universal Verification Methodology) »ç¿ë °æÇè ÀÖÀ¸½Å ºÐ ¿ì´ë

4) C ¶Ç´Â Python Language Ȱ¿ë ¿ì¼öÇϽŠºÐ ¿ì´ë
5) TOP Simulation Infra
±¸Ãà °æÇè ÀÖÀ¸½Å ºÐ ¿ì´ë
6) ¿µ¾î´ÉÅë ÇϽŠºÐ ¿ì´ë

(ÃÖ¼ÒÇÑ ¿µ¾î TOEIC Speaking IL ¶Ç´Â OPIc IL µî±Þ ÀÌ»ó)

 

* ºÎ¿©¾÷¹«
1) UVM(Universal Verification Methodology) À» Ȱ¿ëÇÑ Digital IP ¼³°è °ËÁõ
2) SystemVerilog
À» Ȱ¿ëÇÑ Assertion based Verification / Coverage Based Verification
3) Display Driver IC / Gate Driver IC / VR / TCON
Á¦Çıº¿¡ ´ëÇÑ ¼³°è °ËÁõ
4) Real Number Modeling
À» ÅëÇÑ AMS °ËÁõ
5) Script
À» Ȱ¿ëÇÑ ¾÷¹« È¿À²¼º °­È­ ¹× ÀÚµ¿È­

 

* ä¿ëÁ÷±Þ
- »ç¿ø(´ë¸®)~°ú(Â÷)Àå±Þ


* ±Ù¹«Áö

1) ¼­¿ï °­³²±¸ ¿¬±¸¼Ò (ÁöÇÏö¿ª ±Ùó

 

* Á¦Ãâ¼­·ù
1) À̷¼­(°æ·Â±â¼ú»çÇ×, ÀÚ±â¼Ò°³¼­ Æ÷ÇÔ) ÀÚÀ¯¾ç½ÄÀ¸·Î ÀÛ¼ºÇÏ¿© À̸ÞÀÏ ¼ÛºÎ
     (À̷¼­¿¡ ¿¬¶ôó, ÇöÀ翬ºÀ, Èñ¸Á¿¬ºÀ ±âÀç)
2) À̸ÞÀÏ Àü¼Û½Ã " Design Verification-¼º¸íooo" À¸·Î ±âÀç ¿ä¸Á

* ÀüÇü¹æ¹ý
  - ¼­·ùÀüÇü ¢º ¸éÁ¢ÀüÇü ¢º ¿¬ºÀÇù»ó

* Á¦Ãâ¹æ¹ý ¹× Á¦Ãâ±â°£
1) Á¦Ãâ¹æ¹ý : Áö¿ø¼­·ù¸¦ À̸ÞÀÏ Á¢¼ö
2) Á¦Ãâ±â°£ : 2026.05.08(±Ý) ~ ä¿ë ½Ã±îÁö

* ó¿ì
1) ¿¬ºÀ : ¸éÁ¢ÇÕ°Ý ½Ã °æ·Â»çÇ× °¨¾ÈÇÏ¿© ÃÖÀûÀÇ ¿¬ºÀ °áÁ¤
2) º¹¸®ÈÄ»ý : Á¦¹Ý ÁÁÀº º¹¸®ÈÄ»ý Àû¿ë

*. ¹®ÀÇ»çÇ×
1) ´ã´çÀÚ : ¢ßÄÉÀξØÅ¬·çÄÁ¼³ÆÃ ÄÁ¼³ÅÏÆ® ±èÇö¿ì ÀÌ»ç
  (ÀüÈ­ : ***-****-****, À̸ÞÀÏ : ******@*******.***)
2) ±Ã±ÝÇÑ »çÇ× ÀÖÀ¸½Ã¸é ÀüÈ­ ¶Ç´Â À̸ÞÀÏ ¿¬¶ô ¹Ù¶ø´Ï´Ù.