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¤± Analog Design(SerDes Architect(PHY)) °æ·Â»ç¿ø
¸ðÁý ¤±
* ÀÚ°Ý¿ä°Ç
1) ¼®»ç ÀÌ»óÀ¸·Î Àü±â/ÀüÀÚ/ÄÄÇ»ÅͰøÇÐ µî À¯»çÇаú
Àü°øÇϰí, Analog
Design(SerDes Architect(PHY))¾÷¹«·Î
¼®»ç/¹Ú»ç 3³â ÀÌ»ó °æ·Â ÀÖÀ¸½Å ºÐ
2) ¼®»ç ¶Ç´Â
¹Ú»ç À̽ŠºÐ (Çʼö)
3) ¾Æ·¡ ºÎ¿©¾÷¹«
¼öÇà °æÇè ÀÖÀ¸½Å ºÐ
4) 16Gbps ÀÌ»ó °í¼ÓSerDes
IP ¾ç»ê/°³¹ß ¹× °ËÁõ °æÇè ÀÖÀ¸½Å ºÐ ¿ì´ë
5) FinFET °øÁ¤ ¼³°è ¼÷·Ãµµ ÀÖÀ¸½Å ºÐ ¿ì´ë
6) EDA Tool ¼÷·Ã µÇ½Å ºÐ ¿ì´ë
7) ¿µ¾î, Áß±¹¾î, ÀϺ»¾î ´ÉÅëÇϽŠºÐ
¿ì´ë
(ÃÖ¼ÒÇÑ ¿µ¾î : TOEIC Speaking IL ¶Ç´Â OPIc IL µî±Þ ÀÌ»ó)
(Áß±¹¾î : HSK 5±Þ ÀÌ»ó)
(ÀϺ»¾î : JPT 1±Þ)
* ºÎ¿©¾÷¹«
1) DP/PCIe/USB/Ethernet/LPDDR µî °í¼Ó
Interface IP ¼³°è
2) SerDes ±¸¼º ȸ·Î ¼³°è
(1) [Architecture : Channel ¹× System modeling, IP
Hardening]
(2) [Transmitter : °í¼Ó Source Series Termination
Driver ¼³°è]
(3) [Analog Front End : °í¼Ó EQ(Adaptive EQ,DFE) / PHY
Controller ¼³°è]
(4) [PI-based CDR : LC VCO ±â¹Ý Digital PLL ¼³°è]
* ä¿ëÁ÷±Þ
- ´ë¸®(°úÀå)±Þ~Â÷(ºÎ)Àå±Þ (¼³Ê¸í
¼±¹ß)
* ±Ù¹«Áö : ±Ù¹«Áö ¼±Åà °¡´É
1) ¼¿ï °³²±¸ ¿¬±¸¼Ò (ÁöÇÏö¿ª ±Ùó)
2) ´ë±¸±¤¿ª½Ã
* Á¦Ãâ¼·ù
1) À̷¼(°æ·Â±â¼ú»çÇ×, ÀÚ±â¼Ò°³¼ Æ÷ÇÔ) ÀÚÀ¯¾ç½ÄÀ¸·Î ÀÛ¼ºÇÏ¿© À̸ÞÀÏ ¼ÛºÎ
(À̷¼¿¡ ¿¬¶ôó, ÇöÀ翬ºÀ, Èñ¸Á¿¬ºÀ
±âÀç)
2) À̸ÞÀÏ Àü¼Û½Ã " Analog Design(PHY) -¼º¸íooo" À¸·Î
±âÀç ¿ä¸Á
* ÀüÇü¹æ¹ý
- ¼·ùÀüÇü ¢º ¸éÁ¢ÀüÇü ¢º ¿¬ºÀÇù»ó
* Á¦Ãâ¹æ¹ý ¹× Á¦Ãâ±â°£
1) Á¦Ãâ¹æ¹ý : Áö¿ø¼·ù¸¦ À̸ÞÀÏ Á¢¼ö
2) Á¦Ãâ±â°£ : 2026.05.08(±Ý)
~ ä¿ë ½Ã±îÁö
* ó¿ì
1) ¿¬ºÀ : ¸éÁ¢ÇÕ°Ý ½Ã °æ·Â»çÇ× °¨¾ÈÇÏ¿© ÃÖÀûÀÇ ¿¬ºÀ °áÁ¤
2) º¹¸®ÈÄ»ý : Á¦¹Ý ÁÁÀº º¹¸®ÈÄ»ý Àû¿ë
*. ¹®ÀÇ»çÇ×
1) ´ã´çÀÚ : ¢ßÄÉÀξØÅ¬·çÄÁ¼³ÆÃ
ÄÁ¼³ÅÏÆ® ±èÇö¿ì ÀÌ»ç
(ÀüÈ : ***-****-****, À̸ÞÀÏ : khw@canenclew.com******@*******.***)
2) ±Ã±ÝÇÑ »çÇ× ÀÖÀ¸½Ã¸é ÀüÈ ¶Ç´Â À̸ÞÀÏ ¿¬¶ô ¹Ù¶ø´Ï´Ù.
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