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- Æò°¡ Ç÷§Æû(FPGA + FMC-ADC) ¡æ ÀÚü ÅëÇÕ º¸µå °³¹ß, SoC Æß¿þ¾î À̽Ä
- »ç³» FPGA °³¹ßÆÀ + ¿ÜºÎ º¸µå ¼³°è»ç•ºÎǰ º¥´õ¿ÍÀÇ ±â¼ú ÀÎÅÍÆäÀ̽º
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- Çлç ÀÌ»ó + °ü·Ã ºÐ¾ß ½Ç¹« °æ·Â 5³â ÀÌ»ó (¶Ç´Â ¼®»ç + 3³â ÀÌ»ó)
- FPGA / MCU Æß¿þ¾î °³¹ß ½Ç¹« °æÇè
- Xilinx Vivado / Vitis µî FPGA °³¹ß ȯ°æ ¼÷·Ã
- SystemVerilog / VHDL, C/C++ ±â¹Ý Æß¿þ¾î °³¹ß ¿ª·®
- ½Ç¹« ´É·Â + ½Ã½ºÅÛ ¾ÆÅ°ÅØÃ³ ±¸»ó ´É·Â (¡Ø º» Æ÷Áö¼Ç¿¡¼ °¡Àå Áß¿äÇÑ ¿ª·®)
- ¿µ¹® µ¥ÀÌÅÍ½ÃÆ®•Ç¥ÁØ ¹®¼¸¦ Á÷Á¢ ÀÐ°í º¸µå ¼³°èÀÚ¿Í ÇùÀÇ °¡´ÉÇÑ ¼öÁØ
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- °í¼Ó ADC µî °í¼Ó ½Ã¸®¾ó ÀÎÅÍÆäÀ̽º ½Çº¸µå bring-up °æÇè
- ¾Æ³¯·Î±× ½ÅÈ£¸¦ ´Ù·ïº» °æÇè (°èÃø, RF, ±¤°ËÃâ, Á¤¹Ð ½Åȣó¸® µî)
- SoC FPGA (UltraScale+, Zynq US+, Versal) ȯ°æ¿¡¼ÀÇ PS/PL ÅëÇÕ °æÇè
- °úÇбâ±â•°èÃøÀåºñ•ÀǷ῵»ó•RF °èÃø µî ÀÎÁ¢ ºÐ¾ß °³¹ß °æÇè
- ¾çÀÚ¼¾½Ì, NMR/MRI, SiPM/PMT/APD ±¤°ËÃâ, °¡¼Ó±â ºö¶óÀÎ readout µî ³ëÃâ °æÇè
- ¼Ò±Ô¸ð °³¹ßÆÀ ¸®µù ¶Ç´Â ¸àÅ丵 °æÇè (ÇâÈÄ ÆÀÀå Æ®·¢)
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