¤± Digital Design Serdes Architect (Link) ¶Ç´Â Analog Design Serdes Architect (PHY) ȸ·Î¼³°è °æ·Â»ç¿ø ¸ðÁý (´ë±¸±Ù¹«) ¤±
1. Digital Design Serdes Architect (Link) ¸ðÁý³»¿ë
* ÀÚ°Ý¿ä°Ç
1) ¼®»ç ÀÌ»óÀ¸·Î ÀüÀÚ°øÇÐ µî À¯»çÇаú Àü°øÇϰí, Digital Design °æ·Â 2³â ÀÌ»ó ÀÖÀ¸½Å ºÐ
2) Digital ȸ·Î ¼³°è (ASIC / FPGA) : High Speed Interface ¹× SerDes Digital IP ȸ·Î ¼³°è ¹× °ËÁõ °¡´ÉÇϽŠºÐ
3) FPGA¸¦ Ȱ¿ëÇÑ IP ¼³°è ¹× °ËÁõ °¡´ÉÇϽŠºÐ
4) MCU Bus Architecture ¹× Peripheral IP ¼³°è °¡´ÉÇϽŠºÐ
5) Digital ȸ·Î ¼³°è Àü°øÇϽŠºÐ ¿ì´ë
6) RTL ¼³°è °æÇè º¸À¯ÇϽŠºÐ (Verilog, System Verilogµî) ¿ì´ë
7) ÀÎÅÍÆäÀ̽º Ç¥ÁØ ½ºÆå ¹× SerDes IP ¼³°è °æÇè (¿¹ : eDP, MIPI, Vx1, BoW, UCIe, PCIe) ÀÖÀ¸½Å ºÐ ¿ì´ë
8) Display °ü·Ã ASIC IC °æÇè (¿¹ : T-Con, Mobile Driver IC, Source Driver IC) ÀÖÀ¸½Å ºÐ ¿ì´ë
9) MCU Firmware °æÇè ÀÖÀ¸½Å ºÐ ¿ì´ë
10) Ethernet ¼³°è °æÇè (MAC, Link Layer, PHY Interface µî) ÀÖÀ¸½Å ºÐ ¿ì´ë
11) ¿µ¾î °¡´ÉÇϽŠºÐ (TOEIC Speaking IL ¶Ç´Â OPIc IL ÀÌ»ó µÇ½Ã´Â ºÐ)
12) ´ë±¸ ±Ù¹« °¡´ÉÇϽŠºÐ
* ºÎ¿©¾÷¹«
1) Digital ȸ·Î ¼³°è (ASIC / FPGA)
(1) High Speed Interface ¹× SerDes Digital IP ȸ·Î ¼³°è ¹× °ËÁõ (¿¹ : eDP, MIPI, Vx1, CEDS µî)
(2) Digital IP ¼³°è (DSC, FEC, HDCP µî)
2) FPGA¸¦ Ȱ¿ëÇÑ IP ¼³°è ¹× °ËÁõ
(1) FPGA IP (GTY, SerDes, FPLL µî) Ȱ¿ëÇÑ °í¼Ó Interface ȸ·Î ¼³°è
3) MCU Bus Architecture ¹× Peripheral IP ¼³°è
2. Analog Design Serdes Architect (PHY) ¸ðÁý³»¿ë
* ÀÚ°Ý¿ä°Ç
1) Çлç ÀÌ»óÀ¸·Î ÀüÀÚ/Àü±â/ÄÄÇ»ÅͰøÇÐ µî À¯»çÇаú Àü°øÇϰí, Analog Design °æ·ÂÀÌ Çлç´Â 4³â ÀÌ»ó,
¼®»ç´Â 2³â ÀÌ»ó ÀÖÀ¸½Å ºÐ
2) ¾Æ·¡ ºÎ¿©¾÷¹« ¼öÇà °¡´ÉÇϽŠºÐ
3) 16Gbps ÀÌ»ó °í¼ÓSerDes IP ¾ç»ê/°³¹ß ¹× °ËÁõ °æÇè ÀÖÀ¸½Å ºÐ ¿ì´ë
4) FinFET°øÁ¤ ¼³°è ¼÷·ÃµÇ½Å ºÐ ¿ì´ë
5) EDA Tool ¼÷·ÃµÇ½Å ºÐ ¿ì´ë
6) ¿µ¾î, Áß±¹¾î, ÀϺ»¾î °¡´ÉÇϽŠºÐ ¿ì´ë
(¿µ¾î´Â TOEIC Speaking IL ¶Ç´Â OPIc IL ÀÌ»ó µÇ½Ã´Â ºÐ)
7) ´ë±¸ ±Ù¹« °¡´ÉÇϽŠºÐ
* ºÎ¿©¾÷¹«
1) DP/PCIe/USB/Ethernet/LPDDR µî °í¼Ó Interface IP ¼³°è
2) SerDes ±¸¼º ȸ·Î ¼³°è
3) Architecture : Channel ¹× System modeling, IP Hardening
4) Transmitter : °í¼Ó Source Series Termination Driver ¼³°è
5) Analog Front End : °í¼Ó EQ (Adaptive EQ,DFE) / PHY Controller ¼³°è
6) PI-based CDR : LC VCO ±â¹Ý Digital PLL ¼³°è
* °øÅë ä¿ëÁ÷±Þ (¼³Ê¸í ¼±¹ß)
- ´ë¸®~°ú(Â÷)Àå±Þ
- 2026³â 7¿ù~8¿ù¿¡ ä¿ëÀüÇüÀ» ¸ÕÀú ÁøÇàÇϰí ÃÖÁ¾ÇÕ°Ý ÇÏ½Ç °æ¿ì 2027³â 01¿ùÃʺÎÅÍ ´ë±¸¿¡¼ ±Ù¹«
* °øÅë ±Ù¹«Áö
- ´ë±¸±¤¿ª½Ã (´ë±¸ ÁöÇÏö¿ª ±Ùó)
* Á¦Ãâ¼·ù
1) À̷¼(°æ·Â±â¼ú»çÇ×, ÀÚ±â¼Ò°³¼ Æ÷ÇÔ) ÀÚÀ¯¾ç½ÄÀ¸·Î ÀÛ¼ºÇÏ¿© À̸ÞÀÏ ¼ÛºÎ
(À̷¼¿¡ ¿¬¶ôó, ÇöÀ翬ºÀ, Èñ¸Á¿¬ºÀ ±âÀç)
2) À̸ÞÀÏ Àü¼Û½Ã " Digital Design ¶Ç´Â Analog Design -¼º¸íooo" À¸·Î ±âÀç ¿ä¸Á
* ÀüÇü¹æ¹ý
- ¼·ùÀüÇü ¢º ¸éÁ¢ÀüÇü ¢º ¿¬ºÀÇù»ó
* Á¦Ãâ¹æ¹ý ¹× Á¦Ãâ±â°£
1) Á¦Ãâ¹æ¹ý : Áö¿ø¼·ù¸¦ À̸ÞÀÏ Á¢¼ö
2) Á¦Ãâ±â°£ : 2026.07.10(±Ý) ~ ä¿ë ½Ã±îÁö
* ó¿ì
1) ¿¬ºÀ : ¸éÁ¢ÇÕ°Ý ½Ã °æ·Â»çÇ× °¨¾ÈÇÏ¿© ÃÖÀûÀÇ ¿¬ºÀ °áÁ¤
2) º¹¸®ÈÄ»ý : Á¦¹Ý ÁÁÀº º¹¸®ÈÄ»ý Àû¿ë
9. ¹®ÀÇ»çÇ×
1) ´ã´çÀÚ : ¢ßÄÉÀξØÅ¬·çÄÁ¼³ÆÃ ÄÁ¼³ÅÏÆ® ±èÇö¿ì ÀÌ»ç
(ÀüÈ : ***-****-****, À̸ÞÀÏ : ******@*******.***)
2) ±Ã±ÝÇÑ »çÇ× ÀÖÀ¸½Ã¸é ÀüÈ ¶Ç´Â À̸ÞÀÏ ¿¬¶ô ¹Ù¶ø´Ï´Ù.